Dissertations / Theses: 'Systèmes embarqués (informatique) – Cryptographie'

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Teglia, Yannick. "Ingénierie et robustesse des systèmes embarqués sécuritaires." Paris 6, 2011. http://www.theses.fr/2011PA066183.

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Abstract:

Les composants de sécurité de type carte à puce (smartcard) ou les systèmes sur puce (System On Chip) à fonction sécuritaire sont soumis depuis plus d'une dizaine d'années à une nouvelle classe d'attaques appelées attaques par canaux cachés (Side Channel Attack). Ces attaques visent à obtenir des informations du composant en utilisant par exemple sa consommation en courant ou son rayonnement électromagnétique. Par extension ces attaques permettent aussi de perturber le fonctionnement du composant par injection de fautes au moyen de faisceaux lasers ; le but étant de récupérer des secrets ou d'obtenir des privilèges. Dans cette thèse, nous présenterons un état de l'art de ces menaces ainsi que diverses contributions à des contre-mesures contre les. Ceci sera illustré au moyen de publications et brevets, mettant en œuvre divers paradigmes pour lutter contre les fraudes. Nous montrerons notamment que les protections peuvent se situer au niveau arithmétique, algorithmique ou électronique et que des combinaisons sont possibles et souhaitables Nous aborderons aussi le sujet des générateurs de nombres aléatoires, nécessaires à la création de contre mesures, sous la perspective de tests statistiques qui permettent d’en évaluer la qualité. Nous dresserons enfin des perspectives de recherche quant au devenir des attaques tout autant que des contre-mesures dans des systèmes hétérogènes où la sécurité est un compromis entre le coût, la performance et la résistance du système.

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Feix, Benoît. "Implémentations Efficaces de Crypto-systèmes Embarqués et Analyse de leur Sécurité." Limoges, 2013. https://aurore.unilim.fr/theses/nxfile/default/19ba2f73-2b7f-42ed-8afc-794a4b0c7604/blobholder:0/2013LIMO4062.pdf.

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Abstract:

La cryptographie est désormais un terme quasi omniprésent dans notre quotidien quel que soit l'intérêt que tout un chacun puisse porter à cette science. Elle représente aujourd'hui un rempart entre nous et les intrusions des pirates ou des institutions sans retenues qui ne se préoccupent guère du respect de notre vie privée. La cryptographie peut protéger nos données personnelles que nous stockons sur de multiples supports numériques solides, voire nuageux pour les plus téméraires. Mais utiliser des mécanismes cryptographiques ne suffit pas. Il faut également les implémenter de telle sorte que leur utilisation soit résistante à une catégorie d'attaques particulière nommées les attaques physiques. Depuis 1996, date de leur divulgation dans le domaine public, ces techniques d'attaques se sont diversifiées et continuellement améliorées donnant notamment lieu à de nombreuses publications et brevets. Nous présentons dans les travaux qui suivent, de nouvelles techniques d'attaques physiques que nous avons pu valider et tester de manières théorique et pratique. Nous introduirons des techniques d'attaques par canaux auxiliaires innovantes tirant parti au maximum de l'information fournie par une seule exécution d'un calcul cryptographique. Nous détaillerons également de nouvelles attaques CoCo (Collision Correlation) appliquées à deux des standards cryptographiques les plus utilisés : l'AES et le RSA. Nous utiliserons les techniques d'injection de fautes pour monter de nouvelles attaques combinées sur des implémentations de l'AES et du RSA. Nous introduirons ensuite des méthodes de génération de nombres premiers dites générations prouvées qui s'avèrent efficaces et propices à un usage dans des composants de type carte à puce. Et enfin nous conclurons ce mémoire par la première méthode d'exponentiation sécurisée Carré Toujours
Cryptography has become a very common term in our daily life even for those that are not practising this science. It can represent today an efficient shield that prevent us from hackers' or other non-respectable entities' intrusions in our privacy. Cryptography can protect the personal data we store on many physical numerical supports or even cloudy ones for the most intrepid people. However a secure usage cryptography is also necessary. Cryptographic algorithms must be implemented such that they contain the right protections to defeat the category of physical attacks. Since the first article has been presented on this subject in 1996, different attack improvements, new attack paths and countermeasures have been published and patented. We present the results we have obtained during the PhD. New physical attacks are presented with practical results. We are detailing innovative side-channel attacks that take advantage of all the leakage information present in a single execution trace of the cryptographic algorithm. We also present two new CoCo (Collision Correlation) attacks that target first order protected implementations of AES and RSA algorithms. We are in the next sections using fault-injection techniques to design new combined attacks on different state of the art secure implementation of AES and RSA. Later we present new probable prime number generation method well suited to embedded products. We show these new methods can lead to faster implementations than the probabilistic ones commonly used in standard products. Finally we conclude this report with the secure exponentiation method we named Square Always

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Clavier, Christophe. "De la sécurité physique des crypto-systèmes embarqués." Versailles-St Quentin en Yvelines, 2007. http://www.theses.fr/2007VERS0028.

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Abstract:

Dans un monde défiant, l'augmentation du nombre et de la diversité des applications numériques ont rendu nécessaire l'existence d'un objet pratique intégrant les fonctions cryptographiques requises pour les besoins quotidiens de sécurité des transactions, de confidentialité des échanges, d'identification du porteur ou encore d'authentification pour l'accès à un service. Parmi les dispositifs cryptographiques embarqués aptes à proposer ces fonctionnalités, la carte à puce est certainement le plus utilisé de nos jours. Sa portabilité (un porte-feuille peut en contenir une dizaine) et sa capacité à protéger les données et programmes qu'elle contient contre les attaques intrusives, lui confèrent naturellement sa fonction essentielle de ``bunker'' pour le stockage de clés et l'exécution d'algorithmes cryptographiques dans les usages mobiles nécessitant un haut degré de sécurité. Évidemment nécessaire, la conception de schémas cryptographiques mathématiquement robustes, voire prouvés sûrs dans certains modèles, s'est malgré tout révélée insuffisante depuis la publication en 1996 des premières attaques physiques. Exploitant des vulnérabilités liées à la mise en oeuvre concrète des routines de sécurité et à leur implémentation, ces menaces comprennent l'analyse de canaux auxiliaires permettant d'obtenir de l'information sur l'état interne d'un processus, et l'exploitation de fautes provoquées ouvrant la voie à certaines cryptanalyses autrement impossibles. Cette thèse présente une série de travaux de recherche dans le domaine de la sécurité physique des crypto-systèmes embarqués. Deux parties de ce document sont consacrées à la description de certaines attaques et à l'étude de l'efficacité de possibles contre-mesures. Une troisième partie aborde le domaine particulier, et encore très peu exploré, de l'applicabilité des attaques physiques dans le cas où la fonction cryptographique considérée est en grande partie, voire totalement, inconnue de l'adversaire
In a world full of threats, the development of widespread digital applications has led to the need for a practical device containing cryptographic functions that provide the everyday needs for secure transactions, confidentiality of communications, identification of the subject or authentication for access to a particular service. Among the cryptographic embedded devices ensuring these functionalities, smart cards are certainly the most widely used. Their portability (a wallet may easily contain a dozen) and their ability to protect its data and programs against intruders, make it as the ideal ``bunker'' for key storage and the execution of cryptographic functions during mobile usage requiring a high level of security. Whilst the design of mathematically robust (or even proven secure in some models) cryptographic schemes is an obvious requirement, it is apparently insufficient in the light of the first physical attacks that were published in 1996. Taking advantage of weaknesses related to the basic implementation of security routines, these threats include side-channel analysis which obtains information about the internal state of the process, and the exploitation of induced faults allowing certain cryptanalysis to be performed which otherwise would not have been possible. This thesis presents a series of research works covering the physical security of embedded cryptosystems. Two parts of this document are dedicated to the description of some attacks and to a study of the efficiency of conceivable countermeasures. A third part deals with that particular and still mainly unexplored area which considers the applicability of physical attacks when the cryptographic function is, partly or totally, unknown by the adversary

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Akkar, Mehdi-laurent. "Attaques et méthodes de protections de systèmes cryptographiques embarqués." Versailles-St Quentin en Yvelines, 2004. http://www.theses.fr/2004VERS0014.

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Abstract:

When I started to work on side-channels attacks, these power-analysis and fault-injection attacks were just appearing. Therefore my research work has followed the evolution of all this domain including both attack and countermeasure. This PhD thesis presents both academic work (consumption models, theoretical protections, general scenarios of attacks) and practical work (real implementation, attacks on real cards, model checking) on usual algorithms such as DES, AES and RSA. Most of the results of this thesis have been published in some conferences (Asiacrypt, CHES, FSE, PKC) and patended
En 1998, les attaques par consommation de courant et par injection de fautes commençaient à peine à apparaître. C'est ainsi que j'ai eu la chance de suivre,et de participer parfois, aux innovations qui ont conduit tant à mettre en oeuvre de nouvelles attaques, qu'à élaborer de nouvelles contre-mesures. Ce mémoire de thèse présente mon travail tant d'un point de vue assez théorique (modèle de consommation de la carte, protections théoriques, principes généraux de scénarios d'attaques) que pratique (vérification de la théorie, implémentations sécurisées, attaques réelles) sur les algorithmes usuels tels que le DES, l'AES ou le RSA. La plupart de ces résultats ont été publiés dans plusieurs conférences (Asiacrypt, CHES, FSE, PKC) et brevetés

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Guo, Yanli. "Confidentialité et intégrité de bases de données embarquées." Versailles-St Quentin en Yvelines, 2011. http://www.theses.fr/2011VERS0038.

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Abstract:

L’approche PDS (serveurs personnel données) prône une gestion totalement décentralisée des données personnelles. Elle s’appuie sur un nouveau composant matériel qui combine un microcontrôleur protégé contre toute attaque avec une mémoire de masse de type flash NAND. Il permet de stocker les données personnelles, les rendre disponibles et contrôler les droits d’accès. L’intégration d’un moteur de base de données permet le déploiement d’applications manipulant ces données. Cette thèse aborde deux problèmes concernant la confidentialité et l'intégrité des données personnelles: (i) la base de données est en dehors du périmètre de sécurité et peut être la cible d’attaques; (ii) des serveurs de support assurent la durabilité, la disponibilité des données, ou d'autres traitements globaux. Des protocoles appropriés doivent assurer qu’ils ne peuvent attaquer les données manipulées. Les solutions proposées s'appuyent sur des techniques cryptographiques et limitent les surcoûts générés
As a decentralized way for managing personal data, the Personal Data Server approach (PDS) resorts to Secure Portable Token, combining the tamper resistance of a smart card microcontroller with the mass storage capacity of NAND Flash. The data is stored, accessed and its access rights controlled using such devices. To support powerful PDS application requirements, a full-fledged DBMS engine is embedded in the SPT. This thesis addresses two problems with the confidentiality and integrity of personal data: (i) the database stored on the NAND Flash remains outside the security perimeter of the microcontroller, thus potentially suffering from attacks; (ii) the PDS approach relies on supporting servers to provide durability, availability, and global processing functionalities. Appropriate protocols must ensure that these servers cannot breach the confidentiality of the manipulated data. The proposed solutions rely on cryptography techniques, without incurring large overhead

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Souissi, Youssef. "Méthodes optimisant l'analyse des cryptoprocesseurs sur les canaux cachés." Phd thesis, Télécom ParisTech, 2011. http://pastel.archives-ouvertes.fr/pastel-00681665.

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Abstract:

Ces dernières années, la sécurité des systèmes embarqués a fait l'objet de recherches intensives. Comme l'énergie, le coût et la performance; la sécurité est un aspect important qui doit être considérée tout au long du processus de conception d'un système embarqué. Des menaces récentes appelées "attaques par canaux cachés'' (Side-Channel Analysis (SCA)) ont attiré beaucoup d'attention dans le milieu de la sécurité embarquée. Ces attaques exploitent des propriétés physiques, telles que la consommation d'énergie ou le champ magnétique rayonné, afin de retrouver le secret. De plus, elles sont passives dans le sens où l'analyse se contente d'une observation extérieure du système sans l'endommager. Dans ce contexte, il est évident que la sécurisation des systèmes embarqués contre les attaques SCA constitue un aspect vital dans le flot de conception. Par conséquent, la nécessité d'assurer et d'évaluer la robustesse des systèmes embarqués contre ces attaques devient clair. Cette thèse propose principalement des techniques et méthodes génériques dans l'analyse par canaux cachés. Ces techniques qui touchent à différents aspects de l'analyse SCA (acquisition, pré-traitement, attaque et évaluation) peuvent être utilisées dans un cadre d'évaluation plus officiel tel que les Critères Communs (CC) ou le FIPS-140 afin d'améliorer la visibilité de l'évaluateur. Par ailleurs, le propriétaire d'un produit pourrait aussi se baser sur ces techniques dans le but d'évaluer la sécurité de son produit face aux attaques par canaux cachés avant de solliciter un certificat.

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Doget, Julien. "Side channel analysis and countermeasures." Paris 8, 2012. http://www.theses.fr/2012PA084108.

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Abstract:

Cette thèse s’intéresse aux attaques par canaux auxiliaires contre les implantations matérielles d'algorithmes cryptographiques. Les études conduites dans ce document se placent donc dans le cadre où un adversaire a accès à des observations bruitées des résultats intermédiaires d’un calcul cryptographique. Dans ce contexte, de nombreuses attaques existent avec leurs contremesures dédiées, mais leur pertinence et leur mise en pratique restent encore floues. Cette thèse s’intéresse dans un premier temps à la pertinence des attaques existantes et aux possibles liens qui les unissent. Une classification formelle est proposée ainsi que des critères de choix. Sur la base de cette étude, une attaque générique performante est décrite et analysée en profondeur. Dans un second temps, la mise en pratique des contremesures actuelles est étudiée, donnant lieu à la création d’un schéma d’application les mélangeant pour atteindre de meilleurs compromis efficacité/sécurité
This thesis deals with side channel attacks against hardware implementations of cryptographic algorithms. Studies conducted in this document are therefore in place where an adversary has access to noisy observations of intermediate results of a cryptographic computation. In this context, many attacks are dedicated with their countermeasures, but their relevance and their implementation are still unclear. This thesis initially focuses on the relevance of existing attacks and potential links between them. A formal classification is proposed as well as selection criteria. Based on this study, a generic efficient attack is described and analyzed in depth. In a second step, the implementation of common countermeasures is studied, leading to the creation of an application scheme mixing them to achieve a better efficiency / security trade off

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Layat, Kevin. "Modelisation et validation des générateurs aléatoires cryptographiques pour les systèmes embarqués." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAM054/document.

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Abstract:

L’objet de cette thèse porte sur la modélisation mathématique des générateurs physiques de nombres aléatoires, tout particulièrement dans le contexte des systèmes embarqués. Les axes principaux sont les modèles stochastiques des sources d'entropie, l’établissement de tests statistiques adaptés et l’exploitation des défauts détectés
The purpose of this thesis focuses on the mathematical modeling of physical random number generators, especially in the context of embedded systems. The main axes are the stochastic modeling of entropy sources, the establishment of appropriate statistical tests and the exploitation of detected weaknesses

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Filipiak, Alicia. "Conception et analyse formelle de protocoles de sécurité, une application au vote électronique et au paiement mobile." Thesis, Université de Lorraine, 2018. http://www.theses.fr/2018LORR0039/document.

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Abstract:

Les “smart-devices” tels les smartphones, tablettes et même les montres ont été largement démocratisés au cours de la dernière décennie. Dans nos sociétés occidentales, on ne garde plus seulement son ordinateur personnel chez soi, on le transporte dans la poche arrière de son pantalon ou bien autour de son poignet. Ces outils ne sont d’ailleurs plus limités, en termes d’utilisation, à de la simple communication par SMS ou bien téléphone, on se fie à eux pour stocker nos photos et données personnelles, ces dernières parfois aussi critiques que des données de paiement bancaires, on gère nos contacts et finances, se connecte à notre boite mail ou un site marchand depuis eux. . . Des exemples récents nous fournissent d’ailleurs un aperçu des tâches de plus en plus complexes que l’on confie à ces outils : l’Estonie autorise l’utilisation de smartphones pour participer aux scrutins nationaux et en 2017, la société Transport for London a lancé sa propre application autorisant l’émulation d’une Oyster card et son rechargement pour emprunter son réseau de transports publics. Plus les services se complexifient, plus la confiance qui leur est accordée par les groupes industriels et les utilisateurs grandit. Nous nous intéressons ici aux protocoles cryptographiques qui définissent les échanges entre les outils et entités qui interviennent dans l’utilisation de tels services et aux garanties qu’ils proposent en termes de sécurité (authentification mutuelle des agent, intégrité des messages circulant, secret d’une valeur critique…). Moult exemples de la littérature et de la vie courante ont démontré que leur élaboration était hautement vulnérable à des erreurs de design. Heureusement, des années de recherches nous ont fournis des outils pour rendre cette tâche plus fiable, les méthodes formelles font partie de ceux-là. Il est possible de modeler un protocole cryptographique comme un processus abstrait qui manipule des données et primitives cryptographiques elles aussi modélisées comme des termes et fonctions abstraites. On met le protocole à l’épreuve face à un attaquant actif et on peut spécifier mathématiquement les propriétés de sécurité qu’il est censé garantir. Ces preuves de sécurité peuvent être automatisées grâce à des outils tels que ProVerif ou bien Tamarin. L’une des grandes difficultés lorsque l’on cherche à concevoir et prouver formellement la sécurité d’un protocole de niveau industriel réside dans le fait que ce genre de protocole est généralement très long et doit satisfaire des propriétés de sécurité plus complexes que certains protocoles universitaires. Au cours de cette thèse, nous avons souhaité étudier deux cas d’usage : le vote électronique et le paiement mobile. Dans les deux cas, nous avons conçu et prouvé la sécurité d’un protocole répondant aux problématiques spécifiques à chacun des cas d’usage. Dans le cadre du vote électronique, nous proposons le protocole Belenios VS, une variante de Belenios RF. Nous définissons l’écosystème dans lequel le protocole est exécuté et prouvons sa sécurité grâce à ProVerif. Belenios VS garantit la confidentialité du vote et le fait qu’un utilisateur puisse vérifier que son vote a bien fait parti du résultat final de l’élection, tout cela même si l’outil utilisé par le votant est sous le contrôle d’un attaquant. Dans le cadre du paiement, nous avons proposé la première spécification ouverte de bout en bout d’une application de paiement mobile. Sa conception a pris en compte le fait qu’elle devait pouvoir s’adapter à l’écosystème de paiement déjà existant pour être largement déployable et que les coûts de gestion, de développement et de maintenance de la sécurité devait être optimisés
The last decade has seen the massive democratization of smart devices such as phones, tablets, even watches. In the wealthiest societies of the world, not only do people have their personal computer at home, they now carry one in their pocket or around their wrist on a day to day basis. And those devices are no more used simply for communication through messaging or phone calls, they are now used to store personal photos or critical payment data, manage contacts and finances, connect to an e-mail box or a merchant website... Recent examples call for more complex tasks we ask to such devices: Estonia voting policy allows the use of smart ID cards and smartphones to participate to national elections. In 2017, Transport for London launched the TfL Oyster app to allow tube users to top up and manage their Oyster card from their smartphone. As services grow with more complexity, so do the trust users and businesses put in them. We focus our interest into cryptographic protocols which define the exchanges between devices and entities so that such interaction ensure some security guarantees such as authentication, integrity of messages, secrecy… Their design is known to be an error prone task. Thankfully, years of research gave us some tools to improve the design of security protocols, among them are the formal methods: we can model a cryptographic protocol as an abstract process that manipulates data and cryptographic function, also modeled as abstract terms and functions. The protocol is tested against an active adversary and the guarantees we would like a protocol to satisfy are modeled as security properties. The security of the protocol can then be mathematically proven. Such proofs can be automated with tools like ProVerif or Tamarin. One of the big challenge when it comes to designing and formally proving the security an “industrial- level” protocol lies in the fact that such protocols are usually heavier than academic protocols and that they aim at more complex security properties than the classical ones. With this thesis, we wanted to focus on two use cases: electronic voting and mobile payment. We designed two protocols, one for each respective use case and proved their security using automated prover tools. The first one, Belenios VS, is a variant of an existing voting scheme, Belenios RF. It specifies a voting ecosystem allowing a user to cast a ballot from a voting sheet by flashing a code. The protocol’s security has been proven using the ProVerif tool. It guarantees that the vote confidentiality cannot be broken and that the user is capable of verifying their vote is part of the final result by performing a simple task that requires no technical skills all of this even if the user’s device is compromised – by a malware for instance. The second protocol is a payment one that has been conceived in order to be fully scalable with the existing payment ecosystem while improving the security management and cost on the smartphone. Its security has been proven using the Tamarin prover and holds even if the user’s device is under an attacker’s control

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Venelli, Alexandre. "Contribution à la sécurite physique des cryptosystèmes embarqués." Thesis, Aix-Marseille 2, 2011. http://www.theses.fr/2011AIX22005/document.

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Abstract:

Ces travaux de thèse se concentrent sur l'étude des attaques par canaux cachés et les implications sur les mesures à prendre pour un concepteur de circuits sécurisés. Nous nous intéressons d'abord aux différentes attaques par canaux cachés en proposant une amélioration pour un type d'attaque générique particulièrement intéressante : l'attaque par analyse d'information mutuelle. Nous étudions l'effet des différentes techniques d'estimation d'entropie sur les résultats de l'attaque. Nous proposons l'utilisation de fonctions B-splines comme estimateurs étant donné qu'elles sont bien adaptées à notre scénario d'attaques par canaux cachés. Nous étudions aussi l'impact que peut avoir ce type d'attaques sur un cryptosystème symétrique connu, l'Advanced Encryption Standard (AES), en proposant une contre-mesure basée sur la structure algébrique de l'AES. L'opération principale de la majorité des systèmes ECC est la multiplication scalaire qui consiste à additionner un certain nombre de fois un point de courbe elliptique avec lui-même. Dans une deuxième partie, nous nous intéressons à la sécurisation de cette opération. Nous proposons un algorithme de multiplication scalaire à la fois efficace et résistant face aux principales attaques par canaux cachés. Nous étudions enfin les couplages, une construction mathématique basée sur les courbes elliptiques, qui possède des propriétés intéressantes pour la création de nouveaux protocoles cryptographiques. Nous évaluons finalement la résistance aux attaques par canaux cachés de ces constructions
This thesis focuses on the study of side-channel attacks as well as their consequences on the secure implementation of cryptographic algorithms. We first analyze different side-channel attacks and we propose an improvement of a particularly interesting generic attack: the mutual information analysis. We study the effect of state of the art entropy estimation techniques on the results of the attack. We propose the use of B-spline funtions as estimators as they are well suited to the side-channel attack scenario. We also investigate the consequences of this kind of attack on a well known symmetric cryptosystem, the Advanced Encryption Standard (AES), and we propose a countermeasure based on the algebraic structure of AES. The main operation of ECC is the scalar multiplication that consists of adding an elliptic curve point to itself a certain number of times. In the second part, we investigate how to secure this operation. We propose a scalar multiplication algorithm that is both efficient and secure against main side-channel attacks. We then study pairings, a mathematical construction based on elliptic curves. Pairings have many interesting properties that allow the creation of new cryptographic protocols. We finally evaluate the side-channel resistance of pairings

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Berzati, Alexandre. "Analyse cryptographique des altérations d'algorithmes." Phd thesis, Université de Versailles-Saint Quentin en Yvelines, 2010. http://tel.archives-ouvertes.fr/tel-00614559.

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Abstract:

Avec l'avènement des attaques par canaux auxiliaires, à la fin des années 90, les preuves de sécurité algébriques ne sont plus suffisantes pour garantir la sécurité de crypto-systèmes embarqués. L'une de ces attaques, la Differential Fault Analysis, propose d'exploiter les perturbations malicieuses de composants cryptographiques pour en extraire des données secrètes. L'objet de cette thèse est d'étendre le champ d'application de l'analyse de perturbations en proposant de nouvelles attaques basées sur des modèles de faute innovants mais réalistes. Alors qu'il est rapidement devenu nécessaire de protéger les clés privées contre les perturbations, de récents travaux ont démontré que la perturbation d'éléments publics pouvait aussi engendrer une fuite d'information critique. Dans ce cadre, nous nous intéresserons particulièrement aux implantations classiques de deux crypto-systèmes asymétriques des plus répandus : le RSA et le DSA. Nous étudierons leur comportement vis-à-vis de perturbations intervenant pendant leur exécution, ce qui n'avait jamais été fait auparavant. Dans un second temps, nous avons suivi l'émergence de nouveaux algorithmes de chiffrement à flot. La structure mathématique de ces nouveaux algorithmes étant désormais plus forte, nous avons voulu évaluer la robustesse de leur implantation face aux perturbations. A ce titre, nous nous sommes intéressés à deux des finalistes du projet eSTREAM : Grain-128 et Rabbit. Enfin, cette thèse soulignera la difficulté de protéger les implantations de crypto-systèmes contre les perturbations en prenant l'exemple du RSA-CRT.

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Gallin, Gabriel. "Unités arithmétiques et cryptoprocesseurs matériels pour la cryptographie sur courbe hyperelliptique." Thesis, Rennes 1, 2018. http://www.theses.fr/2018REN1S071/document.

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Abstract:

De nombreux systèmes numériques nécessitent des primitives de cryptographie asymétrique de plus en plus performantes mais aussi robustes aux attaques et peu coûteuses pour les applications embarquées. Dans cette optique, la cryptographie sur courbe hyperelliptique (HECC) a été proposée comme une alternative intéressante aux techniques actuelles du fait de corps finis plus petits. Nous avons étudié des cryptoprocesseurs HECC matériels performants, flexibles et robustes contre certaines attaques physiques. Tout d’abord, nous avons proposé une nouvelle architecture d’opérateurs exécutant, en parallèle, plusieurs multiplications modulaires (A × B) mod P, où P est un premier générique de quelques centaines de bits et configurable dynamiquement. Elle permet le calcul de la grande majorité des opérations nécessaires pour HECC. Nous avons développé un générateur d’opérateurs, distribué en logiciel libre, pour l'exploration de nombreuses variantes de notre architecture. Nos meilleurs opérateurs sont jusqu'à 2 fois plus petits et 2 fois plus rapids que les meilleures solutions de l'état de l'art. Ils sont aussi flexibles quant au choix de P et atteignent les fréquences maximales du FPGA. Dans un second temps, nous avons développé des outils de modélisation et de simulation pour explorer, évaluer et valider différentes architectures matérielles pour la multiplication scalaire dans HECC sur les surfaces de Kummer. Nous avons implanté, validé et évalué les meilleures architectures sur différents FPGA. Elles atteignent des vitesses similaires aux meilleures solutions comparables de l’état de l’art, mais pour des surfaces réduites de moitié. La flexibilité obtenue permet de modifier lors de l'exécution les paramètres des courbes utilisées
Many digital systems require primitives for asymmetric cryptography that are more and more efficient but also robust to attacks and inexpensive for embedded applications. In this perspective, and thanks to smaller finite fields, hyperelliptic curve cryptography (HECC) has been proposed as an interesting alternative to current techniques. We have studied efficient and flexible hardware HECC cryptoprocessors that are also robust against certain physical attacks. First, we proposed a new operator architecture able to compute, in parallel, several modular multiplications (A × B) mod P, where P is a generic prime of a few hundred bits and configurable at run time. It allows the computation of the vast majority of operations required for HECC. We have developed an operator generator, distributed in free software, for the exploration of many variants of our architecture. Our best operators are up to 2 times smaller and twice as fast as the best state-of-the-art solutions. They are also flexible in the choice of P and reach the maximum frequencies of the FPGA. In a second step, we developed modeling and simulation tools to explore, evaluate and validate different hardware architectures for scalar multiplication in HECC on Kummer surfaces. We have implemented, validated and evaluated the best architectures on various FPGA. They reach speeds similar to the best comparable solutions of the state of the art, but for halved surfaces. The flexibility obtained makes it possible to modify the parameters of the curves used during execution

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Barthe, Lyonel. "Stratégies pour sécuriser les processeurs embarqués contre les attaques par canaux auxiliaires." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20046/document.

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Abstract:

Les attaques par canaux auxiliaires telles que l'analyse différentielle de la consommation de courant (DPA) et l'analyse différentielle des émissions électromagnétiques (DEMA) constituent une menace sérieuse pour la sécurité des systèmes embarqués. L'objet de cette thèse est d'étudier les vulnérabilités des implantations logicielles des algorithmes cryptographiques face à ces attaques pour concevoir un processeur d'un nouveau type. Pour cela, nous commençons par identifier les différents éléments des processeurs embarqués qui peuvent être exploités pour obtenir des informations secrètes. Puis, nous introduisons des stratégies qui privilégient un équilibre entre performance et sécurité pour protéger de telles architectures au niveau transfert de registres (RTL). Nous présentons également la conception et l'implantation d'un processeur sécurisé, le SecretBlaze-SCR. Enfin, nous évaluons l'efficacité des solutions proposées contre les analyses électromagnétiques globales et locales à partir de résultats expérimentaux issus d'un prototype du SecretBlaze-SCR réalisé sur FPGA. A travers cette étude de cas, nous montrons qu'une combinaison appropriée de contre-mesures permet d'accroître significativement la résistance aux analyses par canaux auxiliaires des processeurs tout en préservant des performances satisfaisantes pour les systèmes embarqués
Side-channel attacks such as differential power analysis (DPA) and differential electromagnetic analysis (DEMA) pose a serious threat to the security of embedded systems. The aim of this thesis is to study the side-channel vulnerabilities of software cryptographic implementations in order to create a new class of processor. For that purpose, we start by identifying the different elements of embedded processors that can be exploited to reveal the secret information. Then, we introduce several strategies that seek a balance between performance and security to protect such architectures at the register transfer level (RTL). We also present the design and implementation details of a secure processor, the SecretBlaze-SCR. Finally, we evaluate the effectiveness of the proposed solutions against global and local electromagnetic analyses from experimental results obtained with a FPGA-based SecretBlaze-SCR. Through this case study, we show that a suitable combination of countermeasures significantly increases the side-channel resistance of processors while maintaining satisfactory performance for embedded systems

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Cherisey, Eloi de. "Towards a better formalisation of the side-channel threat." Thesis, Université Paris-Saclay (ComUE), 2018. http://www.theses.fr/2018SACLT016/document.

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Abstract:

Dans le cadre de la sécurité des systèmes embarqués, il est nécessaire de connaître les attaques logicielles et physiques pouvant briser la sécurité de composants cryptographiques garantissant l’intégrité, la fiabilité et la confidentialité des données. Etant donné que les algorithmes utilisés aujourd’hui comme Advanced Encryption Standard (AES) sont considérés comme résistants contre la cryptanalyse linéaire et différentielle, d’autres méthodes plus insidieuses sont utilisées pour récupérer les secrets de ces composants. En effet, la clé secrète utilisée pour le chiffrement de données peut fuiter pendant l’algorithme. Il est ainsi possible de mesurer cette fuite et de l’exploiter. Cette technique est appelée attaque par canal auxiliaire.Le principal objectif de ce manuscrit de thèse est de consolider les connaissances théoriques sur ce type de menace. Pour cela, nous appliquons des résultats de théorie de l’information à l’ étude par canal auxiliaire. Nous montrons ainsi comment il est possible de comparer un modèle de fuite par canal auxiliaire à un modèle de transmission de l’information. Dans un premier temps, nous montrons que la sécurité d’un composant est fortement dépendante du rapport signal à bruit de la fuite. Ce résultat a un impact fort car il ne dépend pas de l’attaque choisie. Lorsqu’un designer équipe son produit, il ne connaît pas encore la manière dont son système embarqué pourra être attaque plusieurs années plus tard. Les outils mathématiques proposés dans ce manuscrit pourront aider les concepteurs à estimer le niveau de fiabilité de leurs puces électroniques
In the field of the security of the embeded systems, it is necessary to know and understandthe possible physical attacks that could break the security of cryptographic components. Sincethe current algorithms such as Advanced Encryption Standard (AES) are very resilient agaisntdifferential and linear cryptanalysis, other methods are used to recover the secrets of thesecomponents. Indeed, the secret key used to encrypt data leaks during the computation of thealgorithm, and it is possible to measure this leakage and exploit it. This technique to recoverthe secret key is called side-channel analysis.The main target of this Ph. D. manuscript is to increase and consolidate the knowledge onthe side-channel threat. To do so, we apply some information theoretic results to side-channelanalysis. The main objective is show how a side-channel leaking model can be seen as acommunication channel.We first show that the security of a chip is dependant to the signal-to-noise ratio (SNR) ofthe leakage. This result is very usefull since it is a genereic result independant from the attack.When a designer builds a chip, he might not be able to know in advance how his embededsystem will be attacked, maybe several years later. The tools that we provide in this manuscriptwill help designers to estimated the level of fiability of their chips

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Marchand, Cédric. "Conception de matériel salutaire pour lutter contre la contrefaçon et le vol de circuits intégrés." Thesis, Lyon, 2016. http://www.theses.fr/2016LYSES058/document.

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Abstract:

Le vol et la contrefaçon touchent toutes les sphères industrielles de nos sociétés. En particulier, les produits électroniques représentent la deuxième catégorie de produits la plus concernée par ces problèmes. Parmi les produits électroniques les plus touchés, on retrouve les téléphones mobiles, les tablettes, les ordinateurs mais aussi des éléments bien plus basiques comme des circuits analogiques ou numériques et les circuits intégrés. Ces derniers sont au coeur de la plupart des produits électroniques et un téléphone mobile peut être considéré comme contrefait s’il possède ne serait-ce qu’un seul circuit intégré contrefait. Le marché de la contrefaçon de circuits intégrés représente entre 7 et 10% du marché total des semi-conducteurs, ce qui implique une perte d’au moins 24 milliards d’euros en 2015 pour les entreprises concevant des circuits intégrés. Ces pertes pourraient s’élever jusqu’à 36 milliards d’euros en 2016. Il est donc indispensable de trouver des solutions pratiques et efficaces pour lutter contre la contrefaçon et le vol de circuits intégrés. Le projet SALWARE, financé par l’Agence Nationale de la Recherche et par la Fondation de Recherche pour l’Aéronautique et l’Espace, a pour but de lutter contre le problème de la contrefaçon et du vol de circuits intégrés et propose l’étude et la conception de matériels salutaires (ou salwares). En particulier, l’un des objectifs de ce projet est de combiner astucieusement plusieurs mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés, pour construire un système d’activation complet. L’activation des circuits intégrés après leur fabrication permet de redonner leur contrôle au véritable propriétaire de la propriété intellectuelle. Dans ce manuscrit de thèse, nous proposons l’étude de trois mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés. Dans un premier temps, nous étudierons l’insertion et la détection de watermarks dans les machines à états finies des systèmes numériques synchrones. Ce mécanisme de protection permet de détecter un vol ou une contrefaçon. Ensuite, une fonction physique non-clonable basée sur des oscillateurs en anneaux dont les oscillations sont temporaires est implantée et caractérisée sur FPGA. Ce mécanisme de protection permet d’identifier un circuit grâce à un identifiant unique créé grâce aux variations du processus de fabrication des circuits intégrés. Enfin, nous aborderons l’implantation matérielle d’algorithmes légers de chiffrement par bloc, qui permettent d’établir une communication sécurisée au moment de l’activation d’un circuit intégré
Counterfeiting and theft affects all industrial activities in our society. Electronic products are the second category of products most concerned by these issues. Among the most affected electronic products, we find mobile phones, tablets, computers as well as more basic elements such as analog and digital circuits or integrated circuits. These are the heart of almost all electronic products and we can say that a mobile phone is counterfeited if it has at least one counterfeit integrated circuit inside. The market of counterfeit integrated circuit is estimated between 7 and 10% of the global semi-conductors market, which represents a loss of at least 24 billion euros for the lawful industry in 2015. These losses could reach 36 billion euros in 2016. Therefore, there is an absolute necessity to find practical and efficient methods to fight against counterfeiting and theft of integrated circuits. The SALWARE project, granted by the French "Agence Nationale de la Recherche" and by the "Fondation de Recherche pour l’Aéronautique et l’Espace", aims to fight against the problem of counterfeiting and theft of integrated circuitsFor that, we propose to design salutary hardwares (salwares). More specifically,we propose to cleverly combine different protection mechanisms to build a completeactivation system. Activate an integrated circuit after its manufacturing helpsto restore the control of integrated circuits to the true owner of the intellectualproperty.In this thesis, we propose the study of three different protection mechanismsfighting against counterfeiting and theft of integrated circuits. First, the insertionand the detection of watermark in the finite state machine of digital and synchronoussystems will be studied. This mechanism helps to detect counterfeit or theftparts. Then, a physical unclonable function based on transcient effect ring oscillatoris implemented and characterized on FPGA. This protection mechanism is used toidentify integrated circuit with a unique identifier created thanks to the extractionof entropy from manufacturing process variations. Finally, we discuss the hardwareimplementations of lightweight block ciphers, which establish a secure communicationduring the activation of an integrated circuit

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Cagli, Eleonora. "Feature Extraction for Side-Channel Attacks." Electronic Thesis or Diss., Sorbonne université, 2018. http://www.theses.fr/2018SORUS295.

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Abstract:

La cryptographie embarquée sur les composants sécurisés peut être vulnérable à des attaques par canaux auxiliaires basées sur l’observation de fuites d’information issues de signaux acquis durant l’exécution de l’algorithme. Aujourd’hui, la présence de nombreuses contremesures peut conduire à l’acquisition de signaux à la fois très bruités, ce qui oblige un attaquant, ou un évaluateur sécuritaire, à utiliser des modèles statistiques, et très larges, ce qui rend difficile l’estimation de tels modèles. Dans cette thèse nous étudions les techniques de réduction de dimension en tant que prétraitement, et plus généralement le problème de l’extraction d’information dans le cas des signaux de grandes dimensions. Les premiers travaux concernent l’application des extracteurs de caractéristiques linéaires classiques en statistiques appliquées, comme l'analyse en composantes principales et l’analyse discriminante linéaire. Nous analysons ensuite une généralisation non linéaire de ce deuxième extracteur qui permet de définir une méthode de prétraitement qui reste efficace en présence de contremesures de masquage. Finalement, en généralisant davantage les modèles d’extractions, nous explorons certaines méthodes d’apprentissage profond pour réduire les prétraitements du signal et extraire de façon automatique l’information du signal brut. En particulier, l’application des réseaux de neurones convolutifs nous permet de mener des attaques qui restent efficaces en présence de désynchronisation
Cryptographic integrated circuits may be vulnerable to attacks based on the observation of information leakages conducted during the cryptographic algorithms' executions, the so-called Side-Channel Attacks. Nowadays the presence of several countermeasures may lead to the acquisition of signals which are at the same time highly noisy, forcing an attacker or a security evaluator to exploit statistical models, and highly multi-dimensional, letting hard the estimation of such models. In this thesis we study preprocessing techniques aiming at reducing the dimension of the measured data, and the more general issue of information extraction from highly multi-dimensional signals. The first works concern the application of classical linear feature extractors, such as Principal Component Analysis and Linear Discriminant Analysis. Then we analyse a non-linear generalisation of the latter extractor, obtained through the application of a « Kernel Trick », in order to let such preprocessing effective in presence of masking countermeasures. Finally, further generalising the extraction models, we explore the deep learning methodology, in order to reduce signal preprocessing and automatically extract sensitive information from rough signal. In particular, the application of the Convolutional Neural Network allows us to perform some attacks that remain effective in presence of signal desynchronisation

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Solet, Dimitry. "Systèmes embarqués temps réel fiables et adaptables." Thesis, Nantes, 2020. http://www.theses.fr/2020NANT4044.

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Abstract:

Les systèmes embarqués sont en charge de missions de plus en plus critiques qui impliquent qu’ils ne doivent pas avoir de défaillance. Il est donc nécessaire de mettre en œuvre des mécanismes de tolérance aux fautes permettant de détecter les fautes et ainsi pouvoir rétablir le système. Dans ces travaux, on propose de mettre en œuvre un mécanisme de détection des erreurs qui surviennent au niveau du logiciel. Ce mécanisme est basé sur l’implémentation d’un service de vérification en ligne. L’architecture matérielle du système est un système sur puce qui intègre un microcontrôleur et un circuit logique programmable. Le programme est instrumenté afin de transmettre, vers le circuit logique, les informations adéquates sur son exécution. Des moniteurs, synthétisés sur le circuit logique à partir de propriétés à vérifier, donnent un verdict sur l’exécution du programme. Une implémentation de ce mécanisme est réalisée pour la surveillance d’un système d’exploitation temps réel. Enfin une campagne d’injection de fautes est effectuée afin d’évaluer les performances du mécanisme de détection
Embedded systems are in charge of critical missions which imply that they should not have any failure. Thus, it is necessary to implement fault-tolerance mechanisms in order to detect faults and restore the system. In this work, we propose to implement a mechanism to detect errors that occur in the program. This mechanism is based on the implementation of a runtime verification service. The system is a system-on-chip that integrates a microcontroller and a programmable logic circuit. The program is instrumented in order to transmit, to the logic circuit, the adequate information on its execution. Monitors are synthesized on the circuit logic from properties to verify. An implementation of this mechanism is realized to monitor a real-time operating system. Finally, a fault injection campaign is used to evaluate the performance of the detection mechanism

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Mureddu, Ugo. "Génération d'aléa dans les circuits électroniques numériques exploitant des cellules oscillantes." Thesis, Lyon, 2019. http://www.theses.fr/2019LYSES018.

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Abstract:

Les objets connectés sont omniprésents dans notre société actuelle (ex. véhicules, transports en commun, santé, domotique, smartphone, moyen de paiement, etc.). La connexion et l'accès à distance des appareils d'usage quotidien améliorent considérablement notre confort et notre efficacité dans notre vie professionnelle comme personnelle. Cependant, cela peut également nous confronter à des problèmes de sécurité sans précédent. Les risques liés à la large expansion des systèmes embarqués et de l'internet des objets sont doubles :- L'accès d'une personne non autorisée aux données pour la lecture, la copie, l'écriture ou l'effacement complet. - L'utilisation de l'objet connecté pour une action non prévue par celui-ci, sa mise hors service du système ou bien sa destruction.Pour répondre à de tels risques, il est nécessaire de mettre en place des mécanismes de sécurité permettant le chiffrement des données sensibles, ainsi qu'une authentification et une autorisation pour chaque appareil de l'internet des objets. Fort heureusement, les fonctions cryptographiques permettent de répondre à ces besoins en garantissant confidentialité, authenticité, intégrité et non-répudiation. Dans ce contexte, les générateurs physiques d'aléa (Générateurs de nombres aléatoires et fonctions physiques non clonables) sont essentiels puisqu'ils assurent le bon fonctionnement des fonctions cryptographiques. En effet, ils exploitent des sources de bruit analogique présentes dans les circuits électroniques pour générer: des clés secrètes permettant de chiffrer les données, ou encore, des identifiants uniques permettant l'authentification des circuits. La sécurité des fonctions cryptographiques repose sur la qualité des clés et identifiant générés par ces générateurs d'aléa. Les nombres produits par ces générateurs doivent être imprévisibles. A défaut, les clés utilisées pour chiffrer les données pourraient être cassées et les identifiants recopiés. C'est pourquoi il est d'une extrême nécessité d'étudier les générateurs physiques d'aléa. Dans ce manuscrit, nous proposons tout d'abord une approche rigoureuse d'implémentation et de comparaison de TRNG et de PUF sur les circuits électroniques numériques, suivis d'une intégration au sein d'un système complet de ces générateurs physiques d'aléa. Ensuite, nous amorçons une démarche de modélisation des PUF afin d'améliorer l'évaluation de leur imprévisibilité. Nous réalisons aussi une étude complète de l'impact du phénomène de verrouillage sur les cellules oscillantes et le. conséquences sur les générateurs physiques d'aléa. Enfin, nous démontrons la sensibilité d'un type particulier de PUF à une attaque par analyse électromagnétique
With the sharp increase in the deployment and integration of the Internet of Things, one challenge is to ensure security with respect to privacy and trust issues. With billions of connected devices, there is a huge risk of unauthorized use or abuse. To protect from such risks, security mechanisms are neede for per-device authentication and authorization, integrated in early design stages. Thankfully, cryptographic functions allow ciphering of sensitive data, as well as per-device authentication and authorization since they guarantee confidentialify, authenticity, integrity and non-repudiation. In this context, physical random generator (random number generator TRNG and physical unclonable functions PUF) are particularly useful since they generate secret keys, random masks or unique identifiers. The robustness of the cryptographic functions stand by the quality of the physical random generators. For that, numbers provided by those generators must be entropic. Otherwise, keys used to cipher data could be broken and identifiers could be retrieved. That's why, it is necessary to study physical random generators. In this thesis, we provide a rigorous approach to implement TRNGs and PUFs in reconfigurable logic devices. After that, we integrate those generators in a complete system. We also propose an innovative approach to evaluate the quality of PUF by modeling their behavior prior to designing it. This should he!p designers anticipate PUF quality in term of randomness. We also realize a complete a study of two kind of threats on physical random generators using oscillating cells: the locking phenomena and the EM analysis

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Korkikian, Roman. "Side-channel and fault analysis in the presence of countermeasures : tools, theory, and practice." Thesis, Paris Sciences et Lettres (ComUE), 2016. http://www.theses.fr/2016PSLEE052/document.

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Abstract:

Dans cette thèse nous développons et améliorons des attaques de systèmes cryptographiques. Un nouvel algorithme de décomposition de signal appelé transformation de Hilbert-Huang a été adapté pour améliorer l’efficacité des attaques parcanaux auxiliaires. Cette technique permet de contrecarrer certaines contre-mesures telles que la permutation d’opérations ou l’ajout de bruit à la consommation de courant. La seconde contribution de ce travail est l’application de certaines distributions statistiques de poids de Hamming à l’attaque d’algorithmes de chiffrement par bloc tels que AES, DES ou LED. Ces distributions sont distinctes pour chaque valeur de sous-clef permettent donc de les utiliser comme modèles intrinsèques. Les poids de Hamming peuvent être découverts par des analyses de canaux auxiliaires sans que les clairs ni les chiffrés ne soient accessibles. Cette thèse montre que certaines contremesures peuvent parfois faciliter des attaques. Les contre-mesures contagieuses proposées pour RSA protègent contre les attaques par faute mais ce faisant et moyennant des calculs additionnels facilitent la découverte de la clef. Finalement, des contre-mesures à faible complexité calculatoire sont proposées. Elles sont basées sur le masquage antagoniste, c’est-à-dire, l’exécution d’une opération d’équilibrage sur des données sensibles pour masquer la consommation de courant
The goal of the thesis is to develop and improve methods for defeating protected cryptosystems. A new signal decompositionalgorithm, called Hilbert Huang Transform, was adapted to increase the efficiency of side-channel attacks. This technique attempts to overcome hiding countermeasures, such as operation shuffling or the adding of noise to the power consumption. The second contribution of this work is the application of specific Hamming weight distributions of block cipher algorithms, including AES, DES, and LED. These distributions are distinct for each subkey value, thus they serve as intrinsic templates. Hamming weight data can be revealed by side-channel and fault attacks without plaintext and ciphertext. Therefore these distributions can be applied against implementations where plaintext and ciphertext are inaccessible. This thesis shows that some countermeasures serve for attacks. Certain infective RSA countermeasures should protect against single fault injection. However, additional computations facilitate key discovery. Finally, several lightweight countermeasures are proposed. The proposed countermeasures are based on the antagonist masking, which is an operation occurring when targeting data processing, to intelligently mask the overall power consumption

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Devic, Florian. "Securing embedded systems based on FPGA technologies." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20107.

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Abstract:

Les systèmes embarqués peuvent contenir des données sensibles. Elles sont généralement échangées en clair entre le système sur puces et la mémoire, mais aussi en interne. Cela constitue un point faible: un attaquant peut observer cet échange et récupérer des informations ou insérer du code malveillant. L'objectif de la thèse est de fournir une solution dédiée et adaptée à ces problèmes en considérant l'intégralité de la durée de vie du système embarqué (démarrage, mises à jour et exécution) et l'intégralité des données (bitstream du FPGA, noyau du système d'exploitation, code et données critiques). En outre, il est nécessaire d'optimiser les performances des mécanismes matériels de sécurité introduits afin de correspondre aux attentes des systèmes embarqués. Cette thèse se distingue en proposant des solutions innovantes et adaptées au monde des FPGAs
Embedded systems may contain sensitive data. They are usually exchanged in plaintext between the system on chips and the memory, but also internally. This is a weakness: an attacker can spy this exchange and retrieve information or insert malicious code. The aim of the thesis is to provide a dedicated and suitable solution for these problems by considering the entire lifecycle of the embedded system (boot, updates and execution) and all the data (FPGA bitstream, operating system kernel, critical data and code). Furthermore, it is necessary to optimize the performance of hardware security mechanisms introduced to match the expectations of embedded systems. This thesis is distinguished by offering innovative and suitable solutions for the world of FPGAs

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Bimbard, Franck. "Dimensionnement temporel de systèmes embarqués : application à OSEK." Paris, CNAM, 2007. http://www.theses.fr/2007CNAM0573.

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Abstract:

Cette thèse traite du dimensionnement temps réel de systèmes embarqués. Nous proposons un ensemble d’outils algorithmiques permettant de garantir, avant son déploiement, qu’une application, une fois installée sur une architecture monoprocesseur donnée, sera exécutée en temps réel. Nous nous plaçons dans un contexte temps réel strict avec des échéances de terminaison au plus tard. De plus, nous ne considérons que des applications constituées de tâches à échéance arbitraire, périodiques, préemptives ou non, indépendantes et non concrètes. Le standard OSEK, étudié dans cette thèse, est basé sur un ordonnancement FP/FIFO et prescrit le mécanisme du plafond de priorité pour protéger les ressources. Cette étude commence naturellement par l’identification et la caractérisation des charges dues à notre exécutif OSEK. Puis, nous proposons des conditions de faisabilité, intégrant les charges précédentes, valables pour tout ensemble de tâches ordonnancées FP/FIFO et se partageant, au plus, une ressource. Bien que le standard OSEK n’admette que des priorités fixes, nous montrons comment mettre en oeuvre un ordonnancement EDF pour des tâches n’utilisant, cette fois, aucune ressource. Là encore, de nouvelles conditions de faisabilité, intégrant les charges cumulées du système d’exploitation et de notre implémentation, sont présentées. Enfin, nous expérimentons les conditions de faisabilité précédentes sur une plateforme réelle. Les résultats confirment que les charges dues au système d’exploitation ne peuvent être négligées. Ces expérimentations montrent également que nos conditions de faisabilité s’avèrent opérationnelles pour le dimensionnement temps réel d’applications embarquées
In this thesis, we are interested in real time dimensioning of embedded systems. We propose a set of algorithmic tools which allows developers to verify that their application will respect its real time constraints accordingly to a given monoprocessor architecture. We work in hard real time context with termination deadlines. In addition, we only consider periodic, preemptive or non-preemptive, independent and non-concrete tasks with arbitrary deadlines. The OSEK standard has been initiated in 1993 by several german companies. This standard is based on a FP/FIFO scheduling policy and protects each resource by using priority ceiling protocol. First of all we identify and measure the overheads of an OSEK kernel. We propose feasibility conditions taking previous overheads into account. These feasibility conditions can be used with tasks scheduled accordingly to FP/FIFO policy and using at most one resource. Although OSEK standard only accepts fixed priorities, we show how to implement EDF scheduling policy for tasks using no resource. Once again, we propose feasibility conditions taking into account the overheads due to the kernel and our implementation. Finally, our previous feasibility conditions are experimented on a real platform. These experimentations confirm that kernel overheads can not be neglected. It is also shown that our feasibility conditions are valid for real time dimensioning

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Marquet, Kevin. "Gestion de mémoire à objets pour systèmes embarqués." Lille 1, 2007. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/2007/50376-2007-Marquet.pdf.

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Abstract:

La mise au point de systèmes embarqués pose plusieurs problèmes liés au matériel sous-jacent. On citera en particulier l'existence de plusieurs types de mémoires sur le même appareiL ou les faibles ressources des petits appareils tels que les capteurs de terrain. Dans ce contexte, les études concernant les algorithmes de ramasse-miettes ne sont plus valides. Un premier résultat de cette thèse est d'avoir comblé ce manque en réalisant une étude poussée de la complexité des algorithmes de ramasse-miettes existants. À partir de cette étude, les paramètres fins qui influent sur l'efficacité de ces algorithmes ont pu etre identifiés. Il a également été possible de montrer qu'il est nécessaire d'adapter, en terme de choix de ramasse-miettes, la gestion mémoire à la fois aux applications et au matériel. Il a été défini et implémenté, au sein d'un vrai système Java, une nouvelle architecture de gestion de la mémoire adaptée aux systèmes visés. Le modèle proposé fait le pont entre les différentes contraintes exprimées. D'une part les contraintes matérielles dûes aux propriétés très différentes des mémoires que l'on peut trouver sur les classes d'appareil considérées. D'autre part, les spécificités des différents mécanismes de ramasse-miettes existants. Le principe de base de cette architecture est de permettre la gestion de chaque espace mémoire (physique ou logique) par un gestionnaire adapté aux propriétés de la mémoire sous-jacente, plutôt que d'implémenter un gestionnaire spécifique à une seule architecture mémoire. Afin d'isoler la gestion du placement des données tout en améliorant la flexibilité, la portabilité et les performances de la gestion mémoire dans le contexte présenté, un langage dédié à la gestion de mémoires à objets a été proposé. Ce langage dédié permet d'écrire des politiques de placement complètes, qui sont ensuite validées et optimisées par le compilateur de ce langage. Ce compilateur produit un code intégré à la machine virtuelle. Une politique de placement comporte à la fois la définition des espaces mémoire et un certain nombre de règles de placement permettant de spécifier le placement des données au niveau système et applicatif. Le problème du besoin de mémoire non-réinscriptible a été adressé par plusieurs optimisations. Premièrement, des moyens de maximiser son utilisation on été proposés. Deuxièmement, le marquage des objets survivants à une collection de données a pu être amélioré.

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Syed, Alwi Syed Hussein. "Vérification compositionnelle pour la conception sûre de systèmes embarqués." Paris 6, 2013. http://www.theses.fr/2013PA066230.

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Abstract:

Afin d’améliorer la vérification de systèmes synchrones synthétisables, une méthode de vérification par model-checking basée sur une procédure de raffinement d’abstraction s’appuyant sur la structure en composants du système est proposée. Ayant opté pour la génération d'abstraction à partir des propriétés vérifiées des composants, différentes méthodes de sélection de propriétés pour l'abstraction initiale et les stratégies de raffinement pour améliorer le modèle abstrait sont présentées et analysées. La stratégie la plus directe est la technique de la Négation du Contre-exemple qui raffine le modèle abstrait en éliminant uniquement le contre-exemple fourni par le model-checker. La technique de la sélection de propriété est une autre stratégie où les propriétés disponibles sont organisées en fonction de leur pertinence par rapport à la propriété globale en exploitant les graphes de dépendances de ses variables. De plus, la phase de raffinement est assistée par un mécanisme de filtrage qui assure l’élimination du contre-exemple. Une technique complète basée sur le FSM a également été proposée pour résoudre les principaux problèmes dans l'abstraction dérivée des propriétés, notamment le manque de propriétés exploitables et la génération d’une bonne abstraction. Les techniques proposées ont été testées sur une plate-forme expérimentale d'un protocole industriel, le bus CAN. Les résultats expérimentaux montrent l'applicabilité des techniques proposées, les gains par rapport aux techniques traditionnelles et l’efficacité relative des trois stratégies proposées varient selon le contexte d’utilisation
In the aim of improving the verification of synthesizable synchronous systems, a model-checking method based on the abstraction-refinement procedure which relies on the compositional structure of the system is proposed. Having opted for the abstraction generation from verified component properties, different methods of property selection for the initial abstraction and the refinement strategies to improve the abstract model are presented and analyzed. The most straight-forward strategy is the Negation of the Counterexample Technique which refines the abstract model by eliminating exclusively the spurious counterexample provided by the model checker. The Property Selection Technique is another abstraction-refinement strategy where the available properties are ordered according to their relevance towards the global property by exploiting the dependency graphs of its variables. Furthermore, the refinement phase is assisted by a filtering mechanism that ensures the current counterexample will be eliminated. A comprehensive FSM-based technique has also been proposed to address the main problems in property based abstraction in compositional verification notably the lack of exploitable properties and the generation of a good abstraction. The techniques proposed have been tested on an experimental platform of an industrial protocol, the Controller Area Network (CAN). The experimental results demonstrate the applicability of the techniques proposed, the gains in comparison to conventional techniques and the relative effectiveness of the three strategies proposed varies according to the application context

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Saint-jean, Nicolas. "Etude et conception de systèmes multiprocesseurs auto-adaptatifs pour les systèmes embarqués." Montpellier 2, 2008. http://www.theses.fr/2008MON20207.

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Abstract:

Cette thèse se place volontairement dans un contexte futuriste où la complexité des systèmes sur puce a augmenté de façon exponentielle, où la technologie ne garantit plus la stabilité de ses paramètres, et où le nombre de transistors implantés oblige à repenser l'amélioration des performances architecturales en termes de multiplication des cœurs de calcul. L'architecture cible de cette thèse est une architecture massivement parallèle (plus de 100 éléments de calcul complexes). La maîtrise de ces architectures est un élément essentiel pour assurer la compétitivité des futurs systèmes embarqués. Cette thèse propose l'architecture HS-Scale composé un ensemble de briques de base permettant d'aller vers des architectures auto adaptatives, c'est à dire capables de réagir et de s'adapter à leur environnement extérieur et à leur état interne sans intervention extérieure

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Voiculescu, Sorin. "Fiabilité des systèmes embarqués." Phd thesis, Université d'Angers, 2009. http://tel.archives-ouvertes.fr/tel-00468219.

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Abstract:

Les travaux présentés dans cette thèse abordent la problématique de l'estimation de la fiabilité des systèmes qui est devenue un enjeu majeur pour les entreprises et ce dès les premières phases de développement. En effet, plus tôt les caractéristiques d'un produit ou d'un système sont appréhendées dans son cycle de vie et moins les risques ( financiers ou liés à la sécurité des installations ), dus à la non réalisation des performances attendues sont élevés. Dans un contexte exigeant des systèmes de plus en plus fiables et sûrs, et de durées de garanties croissantes, il est impératif de vérifier le plus rapidement possible que les performances des systèmes soient conformes au cahier des charges. La démarche idéale pour identifier la fiabilité d'un produit ou d'un système avant sa fabrication en série, est de procéder à des séries d'essais sur des prototypes, quand ils existent. Cette démarche nécessite un investissement trop important en temps en nombre de prototypes, car ces derniers étant de plus en plus fiables, l'observation de défaillances est de moins en moins probable .

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Piskorski, Stéphane. "Optimisation de codes multimédias pour systèmes embarqués." Paris 11, 2009. http://www.theses.fr/2009PA112215.

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Abstract:

Les algorithmes de traitement d’images requièrent des puissances de calculs de plus en plus grandes pour satisfaire des applications toujours plus gourmandes. Afin d’être capable de traiter efficacement un flux vidéo en temps réel, un système à microprocesseur embarqué doit être optimisé avec le plus grand soin. Cette thèse se propose d’étudier ces optimisations à plusieurs niveaux. Tout d’abord au plus proche du matériel à travers la modification du jeu d’instructions et des unités de calcul d’un processeur, pour que celui-ci travaille de façon efficace pour un ajout minimal de matériel et une consommation électrique maîtrisée. Un cas d’ application est présenté pour des algorithmes de localisation embarqués robustes faisant appel au calcul par intervalles. Ensuite par l’étude de la génération de blocs matériels pour processeurs logiciels sur FPGA, capables d’accélérer non plus seulement une instruction mais toute une fonction de calcul. Enfin à l’échelle d’un traitement complet, un outil de génération de code de filtres bas-niveau – IPLG – est présenté. Celui-ci permet de trouver automatiquement la forme optimale d’un code C de traitement systématique à base de stencils, en explorant les possibilités de fusion de nids de boucle de calcul, et en appliquant les techniques de rotation de variables, de déroulage de boucles et d’optimisation de la localité des données au code créé
Image processing algorithms tend to become more and more computation-power hungry, while video applications ask for greater amounts of data to process. In order to be able to sustain real-time video streams, microprocessor-based embedded systems have to be carefully tuned. This thesis focuses on studying the required optimizations on several scales. Firstly by modifying the instruction set and computation units of a processor, to improve its computation efficiency at a reasonable hardware cost, leading to interesting electrical consumption results. An applicative example is given through the implementation of a robust embedded localization algorithm based on interval analysis. Secondly by studying the best way to generate hardware modules for soft-core processors on FPGA, in order to not simply accelerate a few instructions but a complete computation bloc. Finally, at a complete treatment scale, a low-level image-processing code generation tool – IPLG – is proposed. This tool automatically generates optimally written stencil-based C code, by exploring all possible computation-loop fusions, and by applying variable rotation, loop-unrolling and data-locality improvement techniques

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Ibrahim, Mohamed Ali. "Agents mobiles natifs pour systèmes embarqués." Thèse, Université de Sherbrooke, 2014. http://savoirs.usherbrooke.ca/handle/11143/5336.

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Abstract:

L’objectif de ce projet de recherche est de développer une technologie d’agents mobiles pour systèmes embarqués. Dans un premier temps, une plateforme d’agents mobiles pour systèmes embarqués homogènes est réalisée et, ensuite dans un deuxième temps, une application d’informatique diffuse qui exploite la mobilité du contexte d’exécution est mise en œuvre pour valider cette plateforme. La mobilité d’un agent est définie comme suit: son exécution est interrompue sur le nœud courant, appelé nœud source, ensuite les données représentant l’état de l’agent sont transférées du nœud source vers un nœud destination et enfin, arrivé au nœud destination, son exécution se poursuit là où elle avait été interrompue sur le nœud de départ. Cette opération, appelée migration du contexte d’exécution, est intégrée aux fonctionnalités d’un noyau temps réel, permettant ainsi la mobilité d’agents logiciels au sein d’une grappe de systèmes embarqués homogènes. Les applications visées par le projet relèvent du domaine de l’informatique diffuse et plus particulièrement de son application à l’espace intelligent.

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Lévy, Christophe. "Modèles acoustiques compacts pour les systèmes embarqués." Avignon, 2006. http://www.theses.fr/2006AVIG0143.

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Abstract:

Depuis le lancement des téléphones portables au milieu des années 90,leurs ventes n'ont cessé de progresser. Leur taille, comme celle de l'ensemble des systèmes embarqués (téléphone, GPS, PDA. . . ), a constamment été réduite, quand, dans le même temps, le nombre de services offerts n'a fait qu'augmenter. D'une manière générale, la plupart des systèmes embarqués offre aujourd'hui une interface homme-machine complexe et peu conviviale. L'intégration d'un moteur de reconnaissance de la parole dans ces systèmes offre une voie intéressante pour améliorer leurergonomie. Cette thèse s'inscrit dans le cadre de la Reconnaissance Automatique de la Parole (RAP) intégrée dans les systèmes embarqués. Les ressources disponibles dans ces systèmes sont nettement inférieures à celles des ordinateurs généralement utilisés pour la RAP, tant du point de vue de la puissance de calcul que de la quantité de mémoire. Les travaux que nous présentons s'inscrivent dans cette problématique de la RAP en situation de ressources réduites et plus particulièrement ans le cadre de la réduction de la taille des modèles acoustiques
The amount of services offered by the last generation mobile phones has significantly increased compared to previous generations. Nowadays, phones offer new kinds of facilitiessuch as organizers, phone books, e-mail/fax, and games. At the same time, the size of mobile phones has steadily reduced. Both these observations raise an important question: ?How can we use the full facilities of a mobile phone without a large keyboard??. Voice based human-to-computer interfaces supply a friendly solution to this problem but require an embedded speech recognizer. Over the last decade, the performance of Automatic Speech Recognition (ASR) systems has improved and nowadays facilites the implementation of vocal human-to-computer interfaces. Moreover, even if scientific progress could be noticed, the potential gain (in performance) remains limited by computing resources: a relatively modern computer with a lot of memory is generally required. The main problem to embed ASR in a mobile phone is the low level of resources available in this context which classically consists of a 50/100 MHz processor, a 50/100 MHz DSP, and less than 100KB of memory. This thesis focuses on embedded speech recognition in the context of limited resources

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Borde, Etienne. "Configuration et reconfiguration des systèmes temps réel répartis embarqués critiques et adaptatifs." Paris, Télécom ParisTech, 2009. https://pastel.archives-ouvertes.fr/pastel-00563947.

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Abstract:

Aujourd'hui, de plus en plus de systèmes industriels s'appuient sur des applications logicielles temps-réel réparties embarquées (TR2E). La réalisation de ces applications demande de répondre à un ensemble important de contraintes très hétérogènes, voire contradictoires. Pour satisfaire ces contraintes, il est presque toujours nécessaire de fournir à ces systèmes des capacités d'adaptation. Par ailleurs, certaines de ces applications pilotent des systèmes dont la défection peut avoir des conséquences financiaires - voire humaines - dramatiques. Pour concevoir de telles applications, appelées applications critiques, il faut s'appuyer sur des processus de développement rigoureux capables de repérer et d'éliminer les erreurs de conception potentielles. Malheureusement, il n'existe pas à notre connaissance de processus de développement capable de traiter ce problème dans le cas où l'adaptation du système à son environnement conduit à modifier sa configuration logicielle. Ce travail de thèse présente une nouvelle méthodologie qui répond à cette problématique en s'appuyant sur la notion de mode de fonctionnement : chacun des comportements possibles du système est représenté par le biais d'un mode de fonctionnement auquel est associé une configuration logicielle. La spécification des règles de transition entre ces modes de fonctionnement permet alors de générer l'implantation des mécanismes de changement de mode, ainsi que des reconfigurations logicielles associées. Le code ainsi produit respecte les contraintes de réalisation des systèmes critiques et implante des mécanismes de reconfiguration sûrs et analysables
Nowadays, more and more industrial systems rely on distributed real-time embedded software (DRES) applications. Implementing such applications requires answering to an important set of heterogeneous, or even conflicting, constraints. To satisfy these constraints, it is sometimes necessary to equip DRES with adaptation capabilities. Moreover, real-time applications often control systems of which failures can have dramatic economical -- or worst human -- consequences. In order to design such application, named critical applications, it is necessary to rely on rigorous methodologies, of which certain have already been used in industry. However, growth complexity of critical DRES applications requires proposing always new methodologies in order to answer to all of these stakes. Yet, as far as we know, existing design processes do not tackle the issue of adaptation mechanisms that require to modify deeply the software configuration. This PhD thesis work presents a new methodology that answers this problem by relying on the notion of operational mode: each possible behaviour of the system is represented by an operational mode, and a software configuration is associated to this mode. Modeling transition rules betwen these modes, it becomes possible to generate and analyze the reconfigurations of the software architecture that implement the system adaptations. The generated code respect the implementation requirements of critical systems, and relies on safe and analyzable adaptation mechanisms

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Hamouche, Rédha. "Modélisation des systèmes embarqués à base de composants et d'aspects." Evry-Val d'Essonne, 2004. http://www.theses.fr/2004EVRY0015.

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Abstract:

Cette thèse s'inscrit dans le cadre de la définition d'une approche de modélisation qui permet de faire face à la complexité des systèmes embarqués, réduire leur temps de conception et couvrir différents domaines d'applications (Modèles de Traitement). Cette approche, appelée ModelJ, est basée sur le paradigme de composant et le paradigme d'aspect. Elle explore le potentiel de ces nouveaux paradigmes logiciels, apparus récemment, dans le cadre de la modélisation des systèmes embarqués. L'approche propose d'une part, un métamodèle indépendant de tout langage de modélisation, qui permet de fournir des modèles abstraits , réutilisables et modulaires contribuant à faciliter la modélisation des systèmes embarqués, et d'autre part de proposer un framework qui met en oeuvre le métamodèle et qui fournit un environnement logiciel pour la définition de modèles et la validation de ceux-ci par simulation
This thesis work address embedded systems design. It proposes a modelling approach that faces the complexity of theses systems, reduces their design time and covers their different and multiple application domains (Models of Computation). This approach, called ModelJ, is based on two main paradigms recently appeared in software engineeriing : the component and the aspect paradigms. The component paradigm addresses the system complexity and improves reusability where as the aspect paradigm deals with the flexibility and adaptability of system descriptions. The proposed approach defines a metamodel and a framework. The metamodel provides a set of reusable and modular abstract models for describing the embedded system in a language-independent way. The framework is the software environment that implements the defined metamodel and allows to model, develop and simulate the system

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Djiken, Guy Lahlou. "La mobilité du code dans les systèmes embarqués." Thesis, Paris Est, 2018. http://www.theses.fr/2018PESC1112/document.

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Abstract:

Avec l’avènement du nomadisme, des périphériques mobiles, de la virtualisation et du Cloud Computing ces dernières années, de nouvelles problématiques sont nées aux vues des considérations écologiques, de la gestion d’énergie, de la qualité de service, des normes sécuritaires et bien d’autres aspects liés à nos sociétés. Pour apporter une solution à ces problèmes, nous avons défini la notion de Cloudlet tel un Cloud local où peuvent se virtualiser des périphériques et ses applications embarquées. Ensuite, nous avons conçu une architecture distribuée basée sur ce pattern d’architecture lié au Cloud Computing et à la virtualisation de ressources. Ces définitions permettent de placer notre travail par rapport aux autres approches de déportation d’applications mobiles.D’autre part, un réseau de Cloudlets permet la protection de l’activité effectuée sur un périphérique mobile par la déportation d’applications embarquées dans une machine virtuelle s’exécutant dans la Cloudlet, ainsi que le suivi des usagers dans leur déplacement.Ces définitions nous ont guidées dans l’écriture de spécifications formelles via une algèbre de processus d’ordre supérieure. Elles autorisent le calcul de la sémantique opérationnelle pour les différentes études de cas basées sur ce concept de Cloudlet. Ces spécifications ont permis de décrire une nouvelle vision de la composition des périphériques virtuels applicables à tous les périphériques, les capteurs ou les actuateurs. L’ensemble des équations obtenues constitue une définition formelle de référence non seulement pour le prototypage d’une Cloudlet mais aussi pour la construction des automates temporisés.En se basant sur la structure de nos spécifications, nous avons construit un modèle d’automates temporisés pour un réseau de Cloudlets. Par l’emploi de technique de model checking, nous avons établi des propriétés temporelles montrant que toute exécution d’une application mobile sur un périphérique mobile pouvait être déportée dans une Cloudlet sous condition d’une structure applicative. Ces travaux ont abouti à des choix techniques donnant lieu à un prototype d’une telle architecture distribuée par l’emploi de serveurs OSGi. D’une part, nous fournissons une architecture logicielle d’application mobile. D’autre part, nous mettons en œuvre le principe de migration vers une Cloudlet voisine et son retour. Ces résultats sont une validation de nos choix initiaux et attestent de la réalité de nos travaux. Ils autorisent la prise de mesure permettant de définir le coût d’une migration vers une Cloudlet pendant une exécution, ainsi que son suivi au cours du déplacement de l’usager
With the advent of nomadism, mobile devices, virtualization and cloud computing in recent years, new problems have arisen taking into account ecological concerns, energy management, quality of service, security standards and many other aspects related to our societies. To solve these problems, we define the concept of Cloudlet as a local cloud where virtual devices and embedded applications can be virtualized. Then, we design a distributed architecture based on this architectural pattern related to cloud computing and virtualization of resources. These notions allow us to position our work among other approaches to offload mobile applications in a Cloudlet.On the other hand, a network of Cloudlets helps to secure the activity carried out on a mobile device by offloading embedded applications in a running virtual machine in the Cloudlet, and also to monitor users during their movements.These definitions guided us towards writing formal specifications via a higher order processes of algebra. They facilitate the calculation of operational semantics for different case studies based on this Cloudlet concept. These specifications foster a new vision for designing virtual devices suitable to all devices, sensors or actuators. This set of equations constitutes a formal definition relevant not only for prototyping a Cloudlet but also for constructing a timed automata system.Following the structure of our specifications, we built a model of timed automata for a network of Cloudlets. Exploiting the model checking techniques, we have established temporal properties showing that any execution of a mobile application on a mobile device could be offloaded in a Cloudlet depending on a given software architecture. This work resulted in making technical choices leading to a prototype of such a distributed architecture using an OSGi server. A first result leads us to define a software architecture for mobile applications. Secondly, we implement the principle of migration to a Cloudlet neighbor. Our tests validate our initial choices and confirm the hypotheses of our work. They allow taking measures in order to assess the cost of an offloading to a Cloudlet during runtime, as well as keeping track during user’s movements

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Petreto, Andrea. "Débruitage vidéo temps réel pour systèmes embarqués." Electronic Thesis or Diss., Sorbonne université, 2020. http://www.theses.fr/2020SORUS060.

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Abstract:

Pour beaucoup d'applications, la présence de bruit dans les vidéos peut être un problème majeur. Des algorithmes de débruitage existent, la plupart sont qualitativement très efficaces mais au prix d'un temps de traitement trop important pour pouvoir envisager une implémentation temps réel embarquée. D'autres méthodes, plus rares, peuvent être exécutées en temps réel mais gèrent mal les forts niveaux de bruit. Pour bon nombre d'applications, il est cependant important de conserver une bonne qualité d'images en toutes conditions avec parfois d'importantes contraintes d'embarquabilité. Dans ces travaux, nous cherchons à proposer une solution de débruitage vidéo qui permet un traitement en direct sur des systèmes embarqués. La solution proposée doit rester efficace même pour de forts niveaux de bruit. Ici, nous nous limitons à l'utilisation de CPU embarqués d'une consommation inférieure à 30W. Les travaux menés dans le cadre de cette thèse ont permis la mise en place d'une chaîne de débruitage nommée RTE-VD (Real-Time Embedded Video Denoising). RTE-VD se décompose en trois étapes : stabilisation, recalage temporel par flot optique et filtrage spatio-temporel. Sur un CPU embarqué (Jetson AGX), RTE-VD permet de traiter à une cadence de 30 images par seconde, des vidéos au format qHD (960x540 pixels). Afin de pouvoir atteindre ces performances, de nombreux compromis et optimisations ont dû être faits. Nous comparons RTE-VD à d'autres méthodes de référence de la littérature à la fois en termes de qualité du débruitage et de vitesse d'exécution. Nous montrons que RTE-VD apporte un nouveau positionnement pertinent au niveau du rapport qualité/vitesse
In many applications, noisy video can be a major problem. There are denoising methods with highly effective denoising capabilities but at the cost of a very high computational complexity. Other faster methods are limited in their applications since they does not handle high levels of noise correctly. For many applications, it is however very important to preserve a good image quality in every situation with sometimes strong embedding constraints. In this work, the goal is to propose an embedded solution for live video denoising. The method needs to remain efficient with even under high level of noise. We limit our work to embedded CPU under 30W of power consumption. This work led to a new video denoising algorithm called RTE-VD: Real-Time Embedded Video Denoising. RTE-VD is composed of 3 steps: stabilization, movement compensation by dense optical flow estimation and spatio-temporal filtering. On an embedded CPU (Jetson AGX), RTE-VD runs at 30 frame per seconds on qHD videos (960x580 pixels). In order to achieve such performance, many compromises and optimizations had to be done. We compare RTE-VD to other state-of-the-art methods in both terms of denoising capabilities and processing time. We show that RTE-VD brings a new relevant tradeoff between quality and speed

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Amar, Abdelkader. "Envrionnement [sic] fonctionnel distribué et dynamique pour systèmes embarqués." Lille 1, 2003. http://www.theses.fr/2003LIL10109.

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Abstract:

Dans cette these, nous nous sommes intéressés à la conception d'un environnement d'execution pour des applications réparties dynamiques. Nous avons défmi et utilisé le modèle des réseaux de processus distribués de Kahn, comme modèle de base de notre environnement d'exécution. L'extension du modèle de Kahn pour supporter la distribution a permis de faire le lien entre les systèmes distribués et les applications des réseaux de processus de Kahn (simulation des systèmes embarqués, application de traitement de signal, traitement vidéo,. . . ) ouvrant ainsi la voie à la construction d'applications de simulation dans un environnement distribué. Bien que le modèle des réseaux de Kahn soit le modèle de prédilection des applications de simulation, notre environnement n'est pas limité à ce type d'applications, et peut servir comme support d'exécution pour des applications où l'objectif derrière la distribution est l'amélioration des performances. La gestion des communications est l'un des points critiques dans de tels systèmes distribués, et notre approche ne néglige pas ce point. Elle permet d'optimiser les temps de transfert de données en utilisant la vectorisation, le recouvrement des calculs par les communications et l'équilibrage de charge. Ainsi, notre support reste aussi ouvert à des applications de haute performance dans un cadre de métacomputing. Nos travaux couvrent essentiellement trois facettes: 1. La simulation distribuée: nous avons proposé et développé un support d'exécution capable d'assurer le fonctionnement d'une application de simulation de systèmes embarqués dans un environnement réparti. La facilité de développement se traduit dans notre approche par l'utilisation d'une méthodologie à' base de composants, la transparence des communications et l'interactivité du déploiement. II. La dynamicité des systèmes distribués: bien que l'environnement soit motivé par la simulation de composants distribués dans un contexte de "cyber-entreprise", son domaine d'application ne se limite pas à la simulation distribuée. C'est ainsi qu'en plus des performances des communications et de la charge des processus, l'aspect dynamique de l'application distribuée a été pris en compte. Cette dynamicité que procure notre environnement est l'une des contributions principales de notre approche. III. Le traitement de signal: le langage Array-OL est dédié aux applications de traitement de signal et plus particulièrement aux applications de traitement de signal multidimensionnel. Nous avons proposé une projection du modèle Array-OL qui spécifie des dépendances de données vers le modèle des réseaux de processus qui est basé sur le flux de données. L'approche proposée combine la distribution de données et de tâches avec des exécutions de type pipeline et de type SPMD. De plus, l'application bénéficie de la dynamcité que procure notre support d'exécution.

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Capella, Laurent. "Conception de systèmes sur composant par partitionnement de graphes de flots conditionnels de données." Nice, 2003. http://www.theses.fr/2003NICE4065.

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Abstract:

L'explosion de la complexité des systèmes embarqués sur un composant rend très difficile la prise de décisions et la recherche de compromis. En effet, les concepteurs de systèmes doivent faire face à un nombre croissant de choix techniques pour implémenter et optimiser ces systèmes dans des temps impartis de plus en plus réduits. On assiste à un accroissement des coûts de conception directement liés à l'écart qui se creuse entre les besoins grandissants en matière d'aide à la conception, et l'évolution trop lente des outils commerciaux. La définition de cycles de conception efficaces implique la mise en oeuvre de méthodes de conception pour simplifier la prise de décisions au niveau système. Ainsi, le choix des différents composants architecturaux et le partitionnement des fonctions du système sur ces composants est un problème majeur. Il y a classiquement deux grandes classes de méthodes pour aborder ce problème suivant que l'on considère des applications orientées contrôle ou des applications orientées flots de données. Ce mémoire de thèse présente une méthode qui opère sur un graphe de flots conditionnels de données. Celui-ci est bien adapté pour représenter les applications de traitement du signal sans toutefois faire entièrement abstraction de la partie contrôle qui gère le séquencement de ces traitements. La méthode proposée opère en deux étapes. Elle effectue tout d'abord l'analyse logique et l'extraction des états de l'application afin d'identifier des états critiques particuliers, nommés états premiers. Puis, en fonction du nombre et de la complexité de ces états, la méthode les partitionne en les analysant, soit de manière incrémentale, soit de manière globale
The increasing complexity of system-on-chips makes very difficult to make decisions and to find tradeoffs. Indeed, system designers have to face a growing number of technical implementation choices and have to optimize those systems in an ever-shorter time. Design costs are increasing rapidly and are directly linked to the ever-widening gap, between the growing needs for computer-aided design, and the too slowly evolving performances of commercial tools. The definition of efficient design cycles is becoming a crucial industrial issue. It implies to handle high-level design methods in order to make easier and/or more automated the decision-making at system level. Consequently, the choices of the architectural components and the partitioning of the system functions on those components constitute a major problem as soon as the first design phases start. This PhD thesis presents a method, which operates on a conditional data flow graph. This method is well suited to represent signal processing applications, without entirely neglecting the control part, which manages the scheduling of the application. It carries out the logic analysis and the application states extraction, in order to identify the specific critical states called prime states. Then, regarding the number and the complexity of those states, the method partitions them by analyzing each one, either in an incremental order, or in a global way

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Miramond, Benoît. "Méthodes d'optimisation pour le partitionnement logiciel/matériel de systèmes à description multi-modèles." Evry-Val d'Essonne, 2003. http://www.theses.fr/2003EVRY0016.

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Abstract:

La complexité des systèmes embarqués, l'hétérogénéité de leur spécification et la nécessité de les concevoir et de les produire à moindre coût motivent l'introduction d'outils d'aide à la conception au niveau système. Cette thèse traite du partitionnement logiciel/matériel, qui consiste à définir l'architecture du système (processeurs, circuits dédiés, mémoires,. . . ) et à affecter les traitements aux processeurs et aux circuits. Ce problème est formulé comme un problème d'optimisation dont l'objectif est de minimiser le coût global du système. En utilisant une méthode de recherche locale et en construisant un environnement permettant d'intégrer facilement de nouveaux modèles de traitement et de composants de l'architecture, on montre qu'il est possible d'obtenir des solutions proches de l'optimum pour des spécifications hétérogènes (DFG, flots de données synchrones). L'efficacité est obtenue en accélérant une version rapide du recuit simulé et en la rendant plus facile à utiliser
The complexity of embedded systems, the heterogeneity of their specification and the need to design and manufacture them at the lowest cost motivate the introduction of CAD tools at the system level. This thesis deals specifically with hardware/software partitioning, i. E. Defining the architecture of the system (processors, ASICs, memory, etc. ) and assigning the computations to the processors and dedicated ICs. This problem is formulated as an optimization problem whose objective is the minimization of the global cost of the system. By using a local search method and by building an environment that enables easy integration of new models of computation and of novel architectural components, we show how to reach solutions close to the global optimum for heterogeneously specified systems (DFG, SDF, etc. ). Efficiency is achieved by starting with a fast version of simulated annealing, improving further on its speed and reducing parameter tuning to a minimum

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Collet, Frédéric. "Conception d'un système embarqué pour l'aide au diagnostic dans les véhicules." Amiens, 2005. http://www.theses.fr/2005AMIE0503.

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Fraboulet, Antoine. "Optimisation de la mémoire et de la consommation des systèmes multimédia embarqués." Lyon, INSA, 2001. http://theses.insa-lyon.fr/publication/2001ISAL0054/these.pdf.

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Abstract:

L'évolution des techniques et des outils de compilation logicielle et de synthèse automatique de matériels permet maintenant de concevoir de manière conjointe ( Codesign) des systèmes électroniques intégrés sur une seule puce de silicium, appelés « System on Chip ». Ces systèmes dans leurs versions embarquées doivent répondre à des contraintes spécifiques de place, de vitesse et de consommation. De plus, les capacités sans cesse croissantes de ces systèmes permettent aujourd'hui de développer des applications complexes comme les applications multimédia. Les applications multimédia travaillent, entre autres, sur des images et des signaux de grande taille; elles génèrent de gros besoins en place mémoire et des transferts de données volumineux, traités par des boucles imbriquées. Il faut donc se concentrer sur l'optimisation de la mémoire lors de la conception de telles applications dans le monde de l'embarqué. Deux moyens d'action sont généralement mis en œuvre : le choix des architectures (hiérarchies mémoire et mémoires caches) et l'adéquation du code décrivant l'application avec l'architecture générée. Nous développerons ce second axe d'optimisation de la mémoire et comment transformer automatiquement le code de l'application, en particulier les boucles, pour minimiser les transferts de données (grands consommateurs d'énergie) et la place mémoire (grande utilisatrice de surface et d'énergie)
The development in technologies and tool for software compilation and automatic hardware synthesis now makes it possible to conceive in a joint way (Co design) the electronic systems integrated on only one silicon chip, called "System on Chip". These systems in their embedded versions must answer specific constrain s of place, speed and consumption. Moreover, the unceasingly increasing capacities of these systems make it possible today to develop complex applications like multimedia ones. These multimedia applications work, amongst other things, on images and signals of big size; they generate large memory requirements and data transfers handled by nested loops. It is thus necessary to concentrate on memory optimizations when designing such applications in the embedded world. Two means of action are generally used: the choice of a dedicated memory architecture (memory hierarchy and caches) and adequacy of the code describing the application with the generated architecture. We will develop this second axis of memory optimization and how to transform automatically the implementation code, particularly nested loops, to minimize data transfers (large consumer of energy) and memory size (large consumer of surface and energy)

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Azzedine, Abedenour. "Outil d'analyse et de partitionnement-ordonnancement pour les systèmes temps réels embarqués." Lorient, 2004. http://www.theses.fr/2004LORIS039.

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Abstract:

Les travaux présentés dans ma thèse se positionnent dans le cadre des méthodes de conception pour les systèmes embarqués temps réel. Nous proposons une méthode de codesign logiciel/matériel qui prend en compte les contraintes de temps réel tout en visant à réduire le coût d’implantation du système et la consommation d’énergie. Nous présentons les contributions suivantes : 1) Le système est spécifié de manière hiérarchique avec un modèle de spécification qui présente plusieurs niveaux de granularité. 2) L’architecture cible est un SoC composé d'un processeur, de coprocesseurs et d'accélérateurs connectés via un modèle de bus embarqué, avec un OS pour l’ordonnancement des tâches logicielles. 3) Nous tirons profit de l'estimation dynamique et architecturale qui peut être effectuée à différents niveaux de granularités. 4) L’algorithme heuristique de partitionnement/ ordonnancement explore un large espace de solutions d’implantations pour chaque tâche il prend en considération les communications Hw/Sw et les tâches multi-cadence avec des tâches périodiques et/ou non périodiques
The works presented in my thesis addresses the domain of fine and coarse grain HW /SW codesign for Real-Time System On-Chip (SoC). We propose a new method for the real-time scheduling and the HW / SW partitioning of multi-rate or aperiodic tasks, which takes into account The system real time constraints and communications tasks, all while aiming to reduce the system implementation cost and the energy consumption. The large design space exploration is based on parallelism/delay trade-off curves

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Pierron, Jean-Yves. "Définition de critères de sélection de tests fonctionnels pour la validation de systèmes électroniques embarqués." Evry-Val d'Essonne, 2003. http://www.theses.fr/2003EVRY0004.

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Abstract:

Le test est une activité essentielle pour assurer la qualité des systèmes électroniques embarqués. Différents travaux proposent des solutions de génération automatique de tests. Ils butent toutefois sur deux problèmes : la production d'un trop grand nombre de tests pour une utilisation pratique et l'identification formelle des propriétés recherchées. Ces deux points sont particulièrement critiques dans le domaine automobile en regard de la complexité des systèmes considérés et de la maîtrise des temps et des coûts de test. Cette thèse propose un formalisme de définition de critères de sélection de test couvrant les différents besoins et pratiques industrielles du test. L'exploitation de ces critères à l'aide de techniques d'exécution symbolique permet ensuite de réduire l'explosion combinatoire lors de la génération des tests sélectionnés. La méthodologie proposée permet alors d'obtenir une couverture structurelle et fonctionnelle adaptée aux critères de tests choisis
Testing is an essential activity to ensure embedded electronic systems quality. Different works propose solutions for automatic testing generation. Nevertheless, they encounter two problems: a production of a too wide set of tests for a practical use and the problem of the formal identification of researched properties. Those two points are especially crucial in the automobile designing field, regarding to the complexity of considered systems and the time and costs of tests controls. This thesis proposes a formalization of tests selection criteria, which copes with the different industrial testing usages. Then the use of these criteria with the help of symbolic execution allows to reduce the combinatory explosion when generating selected tests. The proposed methodology allows then to obtain a structural and functionnal coverage, which fits with chosen tests criteria

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Ouy, Julien. "Génération de code asynchrone dans un environnement polychrone pour la production de systèmes GALS." Rennes 1, 2008. ftp://ftp.irisa.fr/techreports/theses/2008/ouy.pdf.

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Abstract:

Cette thèse propose une méthode de description et de mise en oeuvre de systèmes issus du modèle globalement asynchrone localement synchrone (GALS). Dans ce but, nous proposons tout d’abord une réinterprétation du modèle polychrone, modèle issu du synchrone et adapté pour gérer la concurrence d’instants en plus de la séquentialité. Après avoir observé des exemples de réseaux GALS nous en faisons l’analyse pour extraire les qualités que l’on attend d’un tel système et qu’il faut inclure dans notre travail. Avec ces nouveaux objectifs, nous proposons un schéma de synthèse de système basée sur la composition de processus élémentaires. Cette composition de processus est articulée autour de deux propriétés qui garantissent que ces processus peuvent fonctionner aussi bien de manière synchrone qu’asynchrone : la polyendochronie et l’isochronie. Ces propriétés sont obtenues sur les processus élémentaires lors de leur construction à partir des spécifications Signal idoines. Elles sont conservées jusqu’au système final grâce à leur compositionnabilité. Enfin, nous utilisons la propriété d’endochronie faible, garantie par la polyendochronie pour développer une technique de compilation des processus polyendochrones. Cette technique permet de compiler individuellement les composants pour ensuite les rassembler avec des communications asynchrones
The purpose of this thesis is to offer a method for the correct description and the implementation of globally asynchronous locally synchronous systems (GALS). Therefore, we present an interpretation of the polychronous model of computation. More than the synchronous model, it permits to describe concurrency as well as sequentiality. Then, we observe and analyze different implementations of GALS systems to extract properties that we expect of such systems. We propose a method to synthesize systems by composition of basic processes. This composition uses two properties to ensure the equivalence between its synchronous and its asynchronous behaviours: Polyendochrony and Isochrony. Those two properties are compositional and are obtained by the basic processes from their appropriate Signal specifications. At last, we present a way to generate compiled code from poyendochronous processes already having the property of weak-endochrony. With this technique, it becomes possible to separately compile processes and then assemble them with asynchronous channels

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Pagonis, Daniel. "Construire un système d'information hospitalier intégré." Université Joseph Fourier (Grenoble), 1994. http://www.theses.fr/1994GRE19006.

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Berner, David. "Utilisation de méthodes formelles dans la conception conjointe de systèmes embarqués." Rennes 1, 2006. http://www.theses.fr/2006REN1S015.

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Abstract:

La modélisation du contenu des puces pour systèmes embarqués s'avère de plus en plus difficile puisque le développement des outils et des méthodologies de modélisation n'a pas su accompagner l'explosion de la complexité des systèmes. Les méthodes formelles ont su démontrer dans les dernières années leurs capacités de prévention et de détection d'erreurs, ainsi que leurs avantages dans l'expression univoque de demandes et dans la spécification de systèmes. Malgré cela, leur utilisation reste toujours restreinte en raison d'un manque de liens avec les méthodes existantes et la difficulté de leur utilisation. Dans ce document, on essaye de montrer dans quelle mesure la conception de systèmes embarqués peut profiter de l'utilisation de méthodes formelles. Pour cela, plusieurs exemples sont présentés qui démontrent comment l'utilisation des méthodes formelles peut être intégrée dans la conception conjointe tout en cachant - du moins en partie - leur complexité inhérente.

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Petura, Oto. "True random number generators for cryptography : Design, securing and evaluation." Thesis, Lyon, 2019. http://www.theses.fr/2019LYSES053.

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Abstract:

Les nombres aléatoires sont essentiels pour les systèmes cryptographiques modernes. Ils servent de clés cryptographiques, de nonces, de vecteurs d’initialisation et de masques aléatoires pour la protection contre les attaques par canaux cachés. Dans cette thèse, nous traitons des générateurs de nombres aléatoires dans les circuits logiques (FPGA et ASIC). Nous présentons les méthodes fondamentales de génération de nombres aléatoires dans des circuits logiques. Ensuite, nous discutons de différents types de TRNG en utilisant le jitter d’horloge comme source d’aléa. Nous faisons une évaluation rigoureuse de divers noyaux TRNG conformes à la norme AIS-20/31 et mis en œuvre dans trois familles de FPGA différentes: Intel Cyclone V, Xilinx Spartan-6 et Microsemi SmartFusion2. Puis, nous présentons l’implémentation des noyaux TRNG sélectionnés dans des ASIC et leur évaluation. Ensuite, nous étudions en profondeur PLL-TRNG afin de fournir une conception sécurisée de ce TRNG ainsi que des tests intégrés. Enfin, nous étudions les TRNG basés sur les oscillateurs. Nous comparons de différentes méthodes d'extraction d’aléa ainsi que de différents types d'oscillateurs et le comportement du jitter d'horloge à l'intérieur de chacun d'eux. Nous proposons également des méthodes de mesure du jitter intégrée pour le test en ligne des TRNG basés sur les oscillateurs
Random numbers are essential for modern cryptographic systems. They are used as cryptographic keys, nonces, initialization vectors and random masks for protection against side channel attacks. In this thesis, we deal with random number generators in logic devices (Field Programmable Gate Arrays – FPGAs and Application Specific Integrated Circuits – ASICs). We present fundamental methods of generation of random numbers in logic devices. Then, we discuss different types of TRNGs using clock jitter as a source of randomness. We provide a rigorous evaluation of various AIS-20/31 compliant TRNG cores implemented in three different FPGA families : Intel Cyclone V, Xilinx Spartan-6 and Microsemi SmartFusion2. We then present the implementation of selected TRNG cores in custom ASIC and we evaluate them. Next, we study PLL-TRNG in depth in order to provide a secure design of this TRNG together with embedded tests. Finally, we study oscillator based TRNGs. We compare different randomness extraction methods as well as different oscillator types and the behavior of the clock jitter inside each of them. We also propose methods of embedded jitter measurement for online testing of oscillator based TRNGs

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Bui, Duy-Hieu. "Système avancé de cryptographie pour l'internet des objets ultra-basse consommation." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT001/document.

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Abstract:

L'Internet des objets (IoT : Internet-of-Things) a été favorisé par les progrès accélérés dans les technologies de communication, les technologies de calcul, les technologies de capteurs, l'intelligence artificielle, l'informatique en nuage et les technologies des semi-conducteurs. En générale, l'IoT utilise l'informatique en nuage pour traitant les données, l'infrastructure de communication (y compris l’Internet) et des nœuds de capteurs pour collecter des données, de les envoyer de l'infrastructure du réseau à l’Internet, et de recevoir des commandes pour réagir à l'environnement. Au cours de ses opérations, l'IoT peut collecter, transmettre et traiter des données secrètes ou privées, ce qui pose des problèmes de sécurité. La mise en œuvre des mécanismes de sécurité pour l'IoT est un défi, car les organisations de l’IoT incluent des millions de périphériques intégrés à plusieurs couches, chaque couche ayant des capacités de calcul et des exigences de sécurité différentes. En outre, les nœuds de capteurs dans l'IoT sont conçus pour être des périphériques limités par une batterie, avec un budget de puissance, des calculs et une empreinte mémoires limités pour réduire les coûts d’implémentation. L'implémentation de mécanismes de sécurité sur ces appareils rencontre même plus de défis. Ce travail est donc motivé pour se concentrer sur l’implémentation du cryptage des données afin de protéger les nœuds et les systèmes de capteurs IoT en tenant compte du coût matériel, du débit et de la consommation d’énergie. Pour commencer, un crypto-accélérateur de chiffrement de bloc ultra-basse consommation avec des paramètres configurables est proposé et implémenté dans la technologie FDSOI ST 28 nm dans une puce de test, qui est appelée SNACk, avec deux modules de cryptographie : AES et PRESENT. L’AES est un algorithme de cryptage de données largement utilisé pour l’Internet et utilisé actuellement pour les nouvelles propositions IoT, tandis que le PRESENT est un algorithme plus léger offrant un niveau de sécurité réduit mais nécessitant une zone matérielle beaucoup plus réduite et une consommation très bas. Le module AES est une architecture de chemin de données 32 bits contenant plusieurs stratégies d'optimisation prenant en charge plusieurs niveaux de sécurité, allant des clés 128 bits aux clés 256 bits. Le module PRESENT contient une architecture à base arrondie de 64 bits pour optimiser son débit. Les résultats mesurés pendant cette thèse indiquent que ce crypto-accélérateur peut fournir un débit moyen (environ 20 Mbits/s au 10 MHz) tout en consommant moins de 20 µW dans des conditions normales et une sous-pJ d’énergie par bit. Cependant, la limitation du crypto-accélérateur réside dans le fait que les données doivent être lues dans le crypto-accélérateur et réécrites en mémoire, ce qui augmente la consommation d'énergie. Après cela, afin de fournir un haut niveau de sécurité avec une flexibilité et une possibilité de configuration pour s’adapter aux nouvelles normes et pour atténuer les nouvelles attaques, ces travaux portent sur une approche novatrice de mise en œuvre de l’algorithme de cryptographie utilisant la nouvelle SRAM proposée en mémoire. Le calcul en mémoire SRAM peut fournir des solutions reconfigurables pour mettre en œuvre diverses primitives de sécurité en programmant les opérations de la mémoire. Le schéma proposé consiste à effectuer le chiffrement dans la mémoire en utilisant la technologie Calcul en Mémoire (In-Memory-Computing). Ce travail illustre deux mappages possibles de l'AES et du PRESENT à l'aide du calcul en mémoire
The Internet of Things (IoT) has been fostered by accelerated advancements in communication technologies, computation technologies,sensor technologies, artificial intelligence, cloud computing, and semiconductor technologies. In general, IoT contains cloud computing to do data processing, communication infrastructure including the Internet, and sensor nodes which can collect data, send them through the network infrastructure to the Internet, and receive controls to react to the environment. During its operations, IoT may collect, transmit and process secret data, which raise security problems. Implementing security mechanisms for IoT is challenging because IoT organizations include millions of devices integrated at multiple layers, whereas each layer has different computation capabilities and security requirements. Furthermore, sensor nodes in IoT are intended to be battery-based constrained devices with limited power budget, limited computation, and limited memory footprint to reduce costs. Implementing security mechanisms on these devices even encounters more challenges. This work is therefore motivated to focus on implementing data encryption to protect IoT sensor nodes and systems with the consideration of hardware cost, throughput and power/energy consumption. To begin with, a ultra-low-power block cipher crypto-accelerator with configurable parameters is proposed and implemented in ST 28nm FDSOI technology in SNACk test chip with two cryptography modules: AES and PRESENT. AES is a widely used data encryption algorithm for the Internet and currently used for new IoT proposals, while PRESENT is a lightweight algorithm which comes up with reduced security level but requires with much smaller hardware area and lower consumption. The AES module is a 32-bit datapath architecture containing multiple optimization strategies supporting multiple security levels from 128-bit keys up to 256-bit keys. The PRESENT module contains a 64-bit round-based architecture to maximize its throughput. The measured results indicate that this crypto-accelerator can provide medium throughput (around 20Mbps at 10MHz) while consumes less than 20uW at normal condition and sub-pJ of energy per bit. However, the limitation of crypto-accelerator is that the data has to be read into the crypto-accelerator and write back to memory which increases the power consumption. After that, to provide a high level of security with flexibility and configurability to adapt to new standards and to mitigate to new attacks, this work looks into an innovative approach to implement the cryptography algorithm which uses the new proposed In-Memory-Computing SRAM. In-Memory Computing SRAM can provide reconfigurable solutions to implement various security primitives by programming the memory's operations. The proposed scheme is to carry out the encryption in the memory using the In-Memory-Computing technology. This work demonstrates two possible mapping of AES and PRESENT using In-Memory Computing

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Vibert, Benoît. "Contributions à l'évaluation de systèmes biométriques embarqués." Thesis, Normandie, 2017. http://www.theses.fr/2017NORMC208/document.

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Abstract:

La biométrie suscite de plus en plus d’intérêt de la part des industriels car nous avons besoin de nouvelles méthodes d’authentification d’un individu : pour du contrôle d’accès physique, du contrôle aux frontières ou pour du paiement. Ces données non révocables et sensibles sont très souvent stockées sur des systèmes embarqués de type élément sécurisé (SE), comme par exemple une carte à puce. Ces SE embarquent aussi un module de comparaison nommé On-Card-Comparison (OCC), permettant de déterminer si le template présenté correspond bien à celui stocké sur l’élément sécurisé. Dans cette thèse, nous nous intéressons particulièrement aux empreintes digitales car c’est une modalité biométrique bien perçue par les usagers. Nous proposons dans cette thèse différentes contributions permettant d’évaluer des systèmes biométriques embarqués. La première est une plateforme d’évaluation de systèmes biométriques nommée EVABIO. La seconde contribution, permet d’évaluer l’incidence sur les performances lors de la réduction de templates biométriques lorsqu’ils doivent être stockés sur un SE. Nous proposons des méthodes permettant de réduire la taille du template biométrique tout en gardant un taux de reconnaissance élevé, garantissant ainsi un bon niveau de performance du système biométrique complet. La dernière contribution étudie les attaques d’un système biométrique embarqué sur SE. Nous regardons quels a priori sont importants pour un imposteur : nous avons montré que le type de l’empreinte digitale est une information importante pour un attaquant. Nous avons également proposé une contre-mesure pour les systèmes embarqués
Biometrics is sparking the interest of manufacturers and industrial compagniesbecause we are in need of new methods of authenticating individuals: for physicalaccess control, border control or for payments. Non-revocable and sensitive data isvery often stored on embedded systems of the secure element type (SE), such as asmart card. SEs include a comparison module called On-Card-Comparison (OCC),which determines whether the template presented corresponds to the template storedwithin it. In this thesis, we are particularly interested in ﬁngerprints because it is abiometric modality that is very well perceived by the population.We propose in this thesis diﬀerent contributions to evaluate embedded biometricsystems. The ﬁrst is a biometric evaluation platform called EVABIO. The secondcontribution evaluates the impact on performance when reducing biometric templatesthat are to be stored on an SE. We propose methods to reduce the size of biometrictemplates while maintaining a high recognition rate thus, guaranteeing a good level ofperformance of the global biometric system. The last contribution studies attacks ona biometric system that is embedded on a SE. We look at what a priori are importantfor an impostor: we have shown that the type of ﬁngerprint is an important a prioriand the reason why we have also proposed a countermeasure for embedded systems

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Carbon, Alexandre. "Accélération matérielle de la compilation à la volée pour les systèmes embarqués." Paris 6, 2013. http://www.theses.fr/2013PA066511.

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Abstract:

Développée depuis le début des années 60, la compilation dynamique connaît un essor considérable depuis une quinzaine d’année. Cet essor est essentiellement lié à deux aspects : le dynamisme croissant des applications et l’explosion de la demande en solutions de virtualisation. Le transfert de ces problématiques dans le domaine de l’embarqué a conduit à éprouver les technologies de compilation dynamique sur des ressources de calculs spartiates. Toutefois, la gestion de ces algorithmes complexes et irréguliers par des architectures simples (exécution dans l’ordre, peu ou pas de spéculation, hiérarchies mémoire limitées), pose un important problème de passage à l’échelle en termes de performances. En conséquence, les solutions de compilation dynamique sont moins attractives dans ce domaine. Alors que de nombreuses optimisations logicielles ont déjà été proposées dans l’état de l’art, nous proposons, dans le cadre de cette thèse, de mettre en place des accélérations matérielles couplées au processeur en charge de la compilation dynamique afin d’en accroître les performances. Basées sur le compilateur du cadriciel LLVM (LLC), nos analyses ont permis d’identifier deux points critiques en performances : la gestion des tableaux associatifs et de l’allocation dynamique de la mémoire, et la gestion du graphe des instructions à compiler. Deux accélérations ont ainsi été proposées. Concernant la gestion des tableaux associatifs, nous obtenons des gains atteignant 25 % sur LLC pour un surcoût silicium représentant moins de 1. 4 % de la surface du processeur associé
Developed since the 60s, JIT compilation is widely used since 15 years. This is the consequence of two main phenomena: the increasing dynamism of applications and the increasing demand concerning virtualization. The transfer of these issues to the embedded domain leads to experience JIT compilation on small and sparse resources. However, the management of JIT compilation algorithms’ complexity and irregularity on small resources (in-order processors, limited speculation, limited memory hierarchies) leads to important scaling-down problems in terms of performance. As a consequence, JIT compilation solutions are less attractive in this domain. While several software optimizations have been already proposed in the literature, we propose in this thesis the development of hardware accelerations coupled to the processor in charge of the JIT compilation. The final aim is to propose a more efficient solution in terms of performance with respect to embedded constraints. Based on the LLVM framework compiler (LLC), our experiments highlight two critical points in terms of performance: the associative array and dynamic memory allocation management and the instruction graph handling for instructions to compile and optimize. Two accelerators have been proposed in this way. Concerning the management of associative arrays, we obtain gains up to 25 % on LLC with an area overhead under 1. 4 % of the associated processor

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Mekerke, François. "Structuration de modèles orientés métiers pour les systèmes embarqués : composants de modélisation et métamodélisation exécutable comme support des méthodologies de développement des systèmes embarqués." Télécom Bretagne, 2008. http://www.theses.fr/2008TELB0073.

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Abstract:

Depuis la fin des années 90, avec l'avènement du langage UML, la modélisation des systèmes à logiciel prépondérant s'est développé de manière conséquente. Les capacités mises en avant par cette mouvance sont en effet très intéressantes, avec une formalisation de la sémantique via les métamodèles et une concision de la syntaxe via une représentation graphique. Par ailleurs, la proximité des concepts objet manipulés dans UML avec ceux implantés dans des langages de programmation comme Java ou C# fait de ce langage un excellent facilitateur syntaxique, et permet la génération automatique de code à partir de la représentation graphique d'une structure de données et des interactions auxquelles elles donnent lieu. Au-delà, les techniques de transformation de modèles permettent la manipulation des modèles, pour les passer d'un formalisme à un autre ou les fusionner. Ceci s'insère dans la démarche MDA de construction de modèles d'implantation par fusion de modèles aux préoccupations différentes, orientés business d'un côté, orientés plateforme technologique de l'autre. A chaque mutation technologique, seuls les modèles orientés plateforme sont à reprendre, tandis que les modèles business restent inchangés. Une transformation peut ensuite opérer le basculement du modèle business d'une technologie vers l'autre. Dans le cadre de l'ingénierie système, nous faisons le constat que la complexité inhérente au développement des grands systèmes induit une problématique autre. Le grand nombre d'intervenants, qui gère chacun des problèmes techniques spécifiques, entraîne l'utilisation de nombreux formalismes, dont il faut ensuite pouvoir maîtriser les interactions. Plus que l'établissement de formalismes adaptés, ou de transformations adaptées, c'est l'organisation des relations entre formalismes qui est ici étudiée. Nous montrons que l'espace de modélisation bénéficie d'être découpé en "composants de modélisation" autour des besoins métier. Certains formalismes, liés aux domaines métier ou aux capacités d'analyse, sont privatisés et donc rendus invisibles, tandis que d'autres sont mis en avant aux interfaces, pour permettre aux composants d'interagir. En combinant ce principe de découpage avec les capacités actuels de modélisation, il nous devient possible de structurer et hiérarchiser les échanges entre acteurs du développement. Dans ce cadre, les métamodèles eux-mêmes se voient adjoindre des capacités d'exécutabilité, afin de supporter les aspects méthodologiques qui leur sont propres, et de devenir ainsi des entités organisationnelles de premier plan
The rise of the UML as the de-facto standard language for software-intensive systems has led to interesting evolutions in the whole software industry. Indeed, modeling technologies come with formalized semantics, through metamodels, and associated graphical syntax, allowing for simplified yet rigorous representations. Pragmatically, the concepts manipulated in UML are close to classical object concepts implemented in Java or C# : it is widely used as a syntactical easer for these languages, coupled wit automatic generation tools. Furthermore, model transformation techniques aims at manipulating models, traducing them from a language to an other, or merging them. In the MDA initiative, separate models, corresponding to business on the one side, and implementation platform on the other side, are merged in order to get the global system model. This facilitates the management of implementation technology evolutions, since the business model is clearly identified, and just has to be mapped against the new platform's model. In the system engineering domain, we state that the problematics is different, because the main problem here is not to be able to master a particular technique, but to manage the mass of information exchanged around the system. The vast number of stakeholders, each using its own technique to evaluate its own data, induces a large number of interactions, which have to be managed, i. E. Validated against key characteristics of the system. We show how a structure made of modeling components, allocated to development roles, can help us organize the development. A number of formalisms, those used for specific works, are transferred inside components, and are therefore hidden from the outside, while others are placed on interfaces, in order to specify exchange formats. By combining this organization with present executable metamodeling capabilities, we add process-based services inside components, in order to make first-order, methodology-able entities out of them

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Guillet, Sébastien. "Modélisation et contrôle de la reconfiguration : application aux systèmes embarqués dynamiquement reconfigurables." Lorient, 2012. http://www.theses.fr/2012LORIS275.

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Poczekajlo, Xavier. "Ordonnancement efficace de systèmes embarqués temps réel strict sur plates-formes hétérogènes." Doctoral thesis, Universite Libre de Bruxelles, 2020. https://dipot.ulb.ac.be/dspace/bitstream/2013/313478/3/TOC.pdf.

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Abstract:

Les systèmes embarqués sont de plus en plus présents dans notre quotidien, à l’instar des téléphones ou des équipements des voitures modernes. Les systèmes embarqués modernes utilisent des plates-formes de plus en plus complexes. Après avoir longtemps utilisé un seul processeur, les plates-formes modernes peuvent désormais contenir plusieurs processeurs. Depuis quelques années, afin de continuer à améliorer la performance de ces systèmes à moindre coût, certaines de ces plates-formes embarquent désormais plusieurs processeurs différents, parfois même capables de modifier rapidement leurs caractéristiques pendant l’exécution du système. C’est ce qu’on appelle des plates-formes hétérogènes.Cette thèse traite de l’ordonnancement d’applications temps réel strict pour des plates-formes hétérogènes reconfigurables. Établir une polituqe d’ordonnancement consiste à garantir l’exécution d’ensembles de tâches récurrentes, avec le respect des contraintes temporelles de chaque tâche. Dans un contexte de temps réel strict, une tâche doit nécessairement être pleinement exécutée avant son échéance. Tout retard pourrait compromettre la sécurité du système ou des utilisateurs.Produire un ordonnancement temps réel strict efficace pour de telles plates-formes hétérogènes est particulièrement difficile. En effet, la vitesse d’exécution d’un processeur d’une telle plates-forme dépend à la fois du type du processeur et de la tâche exécutée. Cela rend les tâches difficilement interchangeables et augmente ainsi considérablement la complexité des polituqes d’ordonnancement. De plus, le coût d’une migration – le déplacement d’une tâche en cours d’exécution – d’un processeur à un autre est élevé, ce qui peut rendre les polituqes d’ordonnancement peu efficaces en pratique.Dans cette thèse, deux voies sont explorées pour tirer parti des possibilités offertes par ces plates-formes hétérogènes. Tout d’abord, en proposant un ordonnanceur dit global, qui permet une utilisation théorique de l’entièreté de la plates-forme. Pour atteindre cet objectif, nous isolons différents sous-problèmes, en suivant un schéma établi par la littérature existante. Pour chaque sous-problème, nous proposons une amélioration significative par rapport à l’état de l’art. L’ensemble constitue un nouvel ordonnanceur. Une évaluation empirique montre que ses performances sont bien supérieures à celles des ordonnanceurs existants. De plus, la polituqe d’ordonnancement proposée a une meilleure applicabilité, car elle réduit le nombre de migrations d’un processeur à un autre.Une deuxième voie explorée est le paradigme d’application dite multimode. Nous proposons ici le premier modèle où le matériel comme le logiciel peuvent être modifiés pendant l’exécution de l’application, afin de s’adapter au contexte dans lequel elle se trouve. Enfin, deux nouveaux protocoles utilisant ce modèle sont proposés et évalués. Il est montré théoriquement et empiriquement que ces protocoles présentent une faible complexité et de bonnes performances, et correspondent donc au besoin d’applications réelles.
Doctorat en Sciences
info:eu-repo/semantics/nonPublished

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Bacivarov, Iuliana Beatrice. "Evaluation des performances pour les systèmes embarqués hétérogènes, multiprocesseur monopuces." Grenoble INPG, 2006. https://tel.archives-ouvertes.fr/tel-00086762.

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Abstract:

Les systèmes embarqués multiprocesseur monopuces (Multi-Processor System-on-Chip, MPSoC) visent l'intégration des sous-systèmes variés, matériels et logiciels, sur une seule puce. Ainsi, l'hétérogénéité et les contraintes imposées pour la mise sur le marché rendent l'analyse en vue de l'évaluation des performances et de l'optimisation de ces systèmes très complexes. L'évaluation des performances est une étape clef dans n'importe quel flot de conception. En se basant sur les résultats de l'évaluation des performances, il est possible de prendre des décisions et de réaliser des compromis pour l'optimisation du système global. La littérature prouve qu'une grande partie du temps de conception est passée dans l'évaluation des performances. De plus, les itérations dans le flot de conception deviennent prohibitives pour des systèmes complexes. Par conséquent, la réalisation des MPSoCs à rendement élevé est un défi. La solution est fortement liée à la disponibilité des méthodes rapides et précises pour l'évaluation des performances. Dans cette thèse, le terme « performances » est limité aux performances des temps d'exécution pour la réalisation finale du système. L'aspect temporel est intensivement analysé pour la validation des systèmes temps-réel et l'optimisation des sous-ensembles d'interconnexion. Nous avons également considéré la vitesse de la méthode proposée d'évaluation des performances, car les temps d'évaluation peuvent devenir prohibitifs pour des systèmes MPSoC complexes. Notre principale contribution est de définir une méthodologie globale d'évaluation des performances pour les systèmes MPSoC. Nous avons également orienté notre recherche vers les performances de l'exécution du logiciel. On a considéré l'évaluation des performances pour un modèle de haut niveau d'abstraction, afin d'avoir une vitesse élevée d'évaluation. De plus, on a inclus des annotations des temps d'exécution, afin d'avoir une bonne précision d'évaluation
Multi-processor system-on-chip (MPSoC) is a concept that aims at integrating multiple subsystems on a single chip. Systems that put together complex HW and SW subsystems are difficult to analyze and even harder to optimize. Performance evaluation is a key step in any design, allowing for decisions and trade-offs, in view of overall system optimization. The literature shows that a large part of the design time spent in performance evaluation, and iterations become prohibitive in complex designs. Therefore, the challenge of building high-performance MPSoCs is closely related to the availability of fast and accurate performance evaluation methods. In our work, “performance” is restricted to time related performances of the final architecture. The timing aspect is intensively analyzed for the validation of real-time systems and the optimization of interconnect subsystems. We are also concerned with the speed of any proposed performance evaluation method, as evaluation times may become prohibitive for complex MPSoC designs. Our main objective is to define a global performance evaluation methodology for MPSoC. We also orient our research towards software performance modeling, maintaining a high level of abstraction, in order to have a high evaluation speed, and including timing annotations, in order to have good evaluation

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Dissertations / Theses on the topic 'Systèmes embarqués (informatique) – Cryptographie'

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