Tesis: "Circuit aging"

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Shah, Nimay Shamik. "Built-in proactive tuning for circuit aging and process variation resilience". [College Station, Tex. : Texas A&M University, 2008. http://hdl.handle.net/1969.1/ETD-TAMU-2891.

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Moudgil, Rashmi. "A Statistical and Circuit Based Technique for Counterfeit Detection in Existing ICs". Thesis, Virginia Tech, 2013. http://hdl.handle.net/10919/23177.

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Resumen

Counterfeit Integrated Circuits (ICs) are previously used ICs that are resold as new. They have become a serious problem in modern electronic devices. They cause lower performance, reduced life span and even catastrophic failure of systems and platforms. To prevent counterfeiting and the associated revenue loss, there is need for non-invasive and inexpensive techniques to establish the authenticity of devices. We describe a technique to detect a counterfeit IC that does not have any special anti-counterfeiting mechanisms built-in prior to deployment. Our detection criterion is based on measuring path delays. The experiments show that a single path delay cannot directly reveal the age, as it is also greatly influenced by process variation and this could result in large error in classifying ICs as authentic or counterfeit. ï¿½Instead, we establish that the relationship between the delays of two or more paths is a great indicator for the age of device. The idea is to project ICs from different age groups onto the space of the path delays and train a trusted reference hyper-surface for each age group. Ideally, the hyper-surfaces do not overlap. In this way, an IC under test can be assigned to one hyper-surface based on the distance of its footprint with respect to these hyper-surfaces, thus predicting its age. In our simulations, we observe over 97% correct prediction of identifying an aged IC from a new IC.
Master of Science

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Alladi, Phaninder. "VALIDATION OF CIRCUIT TIMING BEHAVIOR IN THE PRESENCE OF DELAY DEFECTS AND NBTI AGING". OpenSIUC, 2016. https://opensiuc.lib.siu.edu/dissertations/1292.

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Resumen

In deep sub-micron, the decrease in feature size of the transistor has led to increasing challenge in testing an integrated circuit for delay defects. Small Delay Defects (SDD) have become predominant with aggressive scaling of the transistors. SDDs occur within gates, and interconnect. The traditional stuck-at, and transition fault model are not appropriate to model such defects. They must be tested appropriately by targeting critical paths in the circuit. Furthermore, reliability issues such as Negative Bias Temperature Instability (NBTI) and Hot carrier injection impact the threshold voltage of a transistor which, in turn, affect path delays. This necessitates selecting critical paths and formulating test methods that consider the above factors. An efficient method to select critical paths in the presence of small delay defects is presented. Due to the limitations in test application time, only a limited number of test patterns are applied that only sensitize a small subset of the critical paths. The paths are selected such that the defect probability density function of any node n in the circuit is maximized. The method uses the established linear parameterized model to encapsulate variations in process parameters. Experimental results on ISCAS ’85’, ’89’ and ITC ’99’ benchmarks demonstrate the scalability of the approach. In the presence of NBTI effects, the set of critical paths obtained at manufacturing time may change at a later time because paths age differently. An approach that generates a test set TL that target a set of paths PL (|TL|<|PL|) that become critical over the product life span L is presented. The critical paths in PL characterize timing behavior of the circuit considering process related variations. In addition, a pin-to-pin aging degradation model is introduced that accurately computes path delays. Experimental results on ISCAS ’85’,’89’ and ITC ’99’ benchmarks demonstrate the scalability of the approach. Finally, a BIST mechanism to detect counterfeit circuits which experience aging delays is presented. The approach is based on the NBTI aging factor. HSPICE simulations on 45nm and 65nm technologies using a predictive NBTI degradation model are presented. The results indicate that counterfeit circuits undergone minimal stress are detected consistently in the presence of process variations.

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Butzen, Paulo Francisco. "Aging aware design techniques and CMOS gate degradation estimative". reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 2012. http://hdl.handle.net/10183/61868.

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Resumen

O advento da utilização de circuitos integrados pela sociedade se deu por dois motivos. O primeiro consiste na miniaturização das dimensões dos dispositivos integrados. Essa miniaturização permitiu a construção de dispositivos menores, mais rápidos e que consomem menos frequência. O outro fator é a utilização da metodologia baseada em biblioteca de células. Esta metodologia permite o projeto de um circuito eficiente em um curto espaço de tempo. Com a redução dos dispositivos, novos fatores que eram desconsiderados no fluxo automático passaram a ter importância. Dentre eles podemos citar o consumo estático, a variabilidade, a manufaturabilidade e o envelhecimento. Alguns desses fatores, como o consumo estático e a variabilidade, já estão integrados à metodologia baseada em biblioteca de células. Os efeitos de envelhecimento tem sua degradação aumentada a cada novo processo tecnológico, assim como tem aumentado também a sua importância em relação à confiabilidade do circuito ao longo da sua vida útil. Este trabalho irá explorar estes efeitos de envelhecimento no projeto de circuitos integrados digitais. Dentre as principais contribuições pode-se destacar a definição de um custo de envelhecimento na definição de portas lógicas, que pode ser explorado pelos algoritmos de síntese lógica para obterem um circuito mais confiável. Este custo também pode ser utilizado pelas ferramentas de análise a fim de obter uma estimativa da degradação que o circuito proposto irá sofrer ao longo da sua vida útil. Além disso, é apresentada uma proposta de reordenamento estrutural do arranjo de transistores em portas lógicas, a fim de tratar os efeitos de envelhecimento nos níveis mais iniciais do fluxo. Por fim, uma análise simplificada de características a serem exploradas ao nível de circuito é discutida utilizando o auxílio do projeto de portas lógicas complexas. Os resultados apresentam uma boa e rápida estimativa da degradação das portas lógicas. A reestruturação do arranjo dos transistores tem se apresentado como uma boa alternativa ao projeto de circuitos mais confiáveis. Além disso, a utilização de arranjos mais complexos também é uma excelente alternativa que explora a robustez intrínseca da associação de transistores em série. Além disso, as alternativas propostas podem ser utilizadas em conjunto com técnicas já existentes na literatura.
The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results.

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Dal, Bem Vinícius. "CMOS digital integrated circuit design faced to NBTI and other nanometric effects". reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 2010. http://hdl.handle.net/10183/37180.

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Resumen

Esta dissertação explora os desafios agravados pela miniaturização da tecnologia na fabricação e projeto de circuitos integrados digitais. Os efeitos físicos do regime nanométrico reduzem o rendimento da produção e encurtam a vida útil dos dispositivos, restringindo a utilidade dos padrões de projeto convencionais e ameaçando a evolução da tecnologia CMOS como um todo. Nesta dissertação é exposta uma consistente revisão bibliográfica dos principais efeitos físicos parasitas presentes no regime nanométrico. Como o NBTI tem recebido destaque na literatura relacionada à confiabilidade de circuitos, este efeito de envelhecimento recebe destaque também neste texto, sendo explorado mais detalhadamente. Diversas técnicas de avaliação de redução do NBTI são demonstradas, sendo apresentados, em cada um destes tópicos, trabalhos desenvolvidos no âmbito desta dissertação e seus resultados. O circuito proposto como técnica de avaliação de NBTI permite uso de simulações elétricas para análise de degradação de circuitos. A análise da influência do rearranjo da estrutura de transistores para reduzir a degradação quanto ao NBTI apresenta bons resultados e não impede o uso de outras técnicas combinadas.
This thesis explores the challenges worsened by the technology miniaturization in fabrication and design of digital integrated circuits. The physical effects of nanometric regime reduce the production yield and shorten the devices lifetime, restricting the usefulness of standard design flows and threatening the evolution of CMOS technologies. This thesis exposes a consistent bibliographic review about the main aggressive physical effects of nanometric regime. NBTI has received special attention in reliability literature, so this text follows the same strategy, deeply exploring this aging effect. A broad set of NBTI evaluation and mitigation techniques are explained, including developed works in each one of these categories. The proposed circuit as NBTI evaluation technique allows the use of electrical simulation for circuit degradation analysis. The analysis of the transistors arrangement restructuring as a technique for NBTI degradation reduction shows satisfactory results, while does not restrict the use of other combined techniques.

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Sienkiewicz, Lukasz Krzysztof. "Concept, implementation and analysis of the piezoelectric resonant sensor / Actuator for measuring the aging process of human skin". Thesis, Toulouse, INPT, 2016. http://www.theses.fr/2016INPT0047/document.

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Resumen

L’objectif de cet projet est la conception, réalisation et caractérisation d’un actionneur / capteur piézoélectrique piézorésonant destiné à la mesure du vieillissement de la peau humaine. L’étude présentée est le fruit d’une collaboration entre le groupe de recherche de l'Electrodynamique du INP-ENSEEIHT (Toulouse), LAPLACE Laboratoire de Recherche et l'École Polytechnique de Gdask, Département Génie Electrique et Automatique. Un concept d’actionneur / capteur pour la caractérisation des propriétés mécaniques des tissus mous a été présenté. Un actionneur piézoélectrique résonant, appelé "unimorphe" a été choisi parmi les différentes structures piézoélectriques fondées sur le cahier des charges. L'innovation du projet réside dans l'intégration de la méthode d'indentation dynamique en utilisant un unimorphe comme dispositif d'indentation. Ceci permet l'utilisation d'un certain nombre de propriétés électromécaniques favorables des transducteurs piézo-électriques. Ce mémoire est divisé en 7 chapitres. Le chapitre 1 présente la thèse et ses objectifs. Le chapitre 2 présente le phénomène piézoélectrique et les applications piézoélectriques dans les domaines de la médecine et de la bio ingénierie. Le chapitre 3 décrit le cahier des charges pour le transducteur développé. Le choix du transducteur unimorphe est ainsi justifié. Le chapitre 4 présente une description analytique du transducteur unimorphe, y compris les calculs de déformations statiques, la description du circuit équivalent de Mason, et la description des conditions de contact entre la sonde d'indentation et les matériaux testés. Le chapitre 5 contient l'analyse numérique du transducteur unimorphe en utilisant le modèle virtuel MEF. Les résultats de simulations statiques et modales sont décrits par deux géométries considérées du transducteur. Le chapitre 6 décrit le processus de vérification expérimentale des modèles analytiques et numériques développés pour le transducteur unimorphe. Enfin, le dernier chapitre comprend des conclusions générales concernant les résultats de recherche obtenus, ainsi que les travaux futurs possibles. Afin de vérifier la thèse d'un cycle complet de recherche a été effectuée, qui a couvert: étude analytique, l'analyse numérique (simulations MEF), réalisation de prototype, et la vérification expérimentale des actionneurs / capteurs piézoélectriques considérés
The main goal of the dissertation was following: preparation of a new concept, implementation and analysis of the piezoelectric resonant sensor/actuator for measuring the aging process of human skin. The research work has been carried out in the framework of cooperation between the INP-ENSEEIHT-LAPLACE, Toulouse, France, and at the Gdansk University of Technology, Faculty of Electrical and Control Engineering, Research Group of Power Electronics and Electrical Machines, Gdask, Poland. A concept of transducer for the characterization of mechanical properties of soft tissues was presented. The piezoelectric resonant, bending transducer, referred to as “unimorph transducer” was chosen from different topologies of piezoelectric benders based on the fulfillment of the stated requirements. The innovation of the project lies in the integration of the dynamic indentation method by using a unimorph as an indentation device. This allows the use of a number of attractive electromechanical properties of piezoelectric transducers. The thesis is divided into seven chapters. Chapter 1 states the thesis and goals of the dissertation. Chapter 2 presents piezoelectric phenomenon and piezoelectric applications in the fields of medicine and bioengineering. Chapter 3 describes the requirements for the developed transducer. The choice of unimorph transducer is justified. Chapter 4 presents an analytical description of the unimorph transducer, including the calculations of static deformations, equivalent circuit description, and description of the contact conditions between the transducer and the tested materials. Chapter 5 contains the numerical analysis of the unimorph transducer using FEM virtual model. Results of static and modal simulations are described for two considered geometries of the transducer. Chapter 6 describes the experimental verification process of analytic and numerical models developed for unimorph transducer. The final chapter includes general conclusions concerning obtained research results and achievements, as well as possible future works. In order to verify the proposition of the thesis a full research cycle was carried out, that covered: analytical study, numerical analysis (FEM simulations), prototype realization, and experimental verification of the considered (developed) piezoelectric sensor/actuator structures

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Tsujikawa, Hiroshi. "Klotho, a gene related to a syndrome resembling human premature aging, functions in a negative regulatory circuit of vitamin D endocrine system". Kyoto University, 2004. http://hdl.handle.net/2433/145275.

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Cordoba, Arenas Andrea Carolina. "Aging Propagation Modeling and State-of-Health Assessment in Advanced Battery Systems". The Ohio State University, 2013. http://rave.ohiolink.edu/etdc/view?acc_num=osu1385967836.

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Fu, Jian zhi. "Mise en oeuvre de moyens de vieillissement accéléré et d'analyses dédiés aux composants de puissance grand gap". Thesis, Normandie, 2018. http://www.theses.fr/2018NORMR075/document.

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Resumen

Cette thèse constitue un des éléments du projet de recherche EMOCAVI (Evolution des Modèles des Composants de puissance grand gAp au cours du VIeillissement). Elle porte sur l’étude de la fiabilité des transistors de puissance en Nitrure de Gallium (GaN) récemment apparus sur le marché. Ces travaux se focalisent sur la réalisation d’une méthodologie pour paramétrer le modèle du composant GaN GIT (Gate Injection Transistor) en fonction du vieillissement auquel il a été soumis. Pour atteindre cet objectif, nous sommes passés par plusieurs étapes. La première a été consacrée à la définition, la mise en place et la validation d’un banc de vieillissement et à la caractérisation de ces composants avant et en cours de vieillissement. Un banc de test de vieillissement en court-circuit répétitif à faible puissance a été conçu et mis en oeuvre. Ce banc a permis de valider l’hypothèse du vieillissement lié à l’énergie, d’identifier son niveau déterminant d’un point de vue fiabilité du composant et enfin mettre en évidence la dégradation progressive du composant afin d’identifier les paramètres du transistor les plus sensibles au vieillissement. La deuxième étape de nos travaux a été consacrée à l’établissement d’une méthodologie de création de modèle de vieillissement du composant GaN-GIT. En reproduisant le modèle COBRA présenté dans la littérature, nous avons réussi dans nos travaux à proposer une approche novatrice permettant d’intégrer les dépendances en température et en énergie subie par le composant pendant le stress (la durée d’impulsion Tsc et le nombre de pulse subi Nsc). La dernière étape de nos travaux a été dédiée à l’analyse physique de défaillance afin de confirmer les hypothèses faites sur les mécanismes de dégradation obtenus après vieillissement du composant. Pour réaliser ces analyses, nous avons commencé par la décapsulation du composant en combinant l’ouverture laser aux attaques chimiques de la résine constituant le packaging. Une fois le défaut localisé par photoluminescence, une analyse approfondie par des vues au microscope électronique à balayage MEB puis par découpe PFIB (Plasma Fouced Ion Beam) a été réalisée afin de déterminer le mécanisme de défaillance. Il s’agissait principalement de fissures situées dans le métal d’Al au niveau du drain ainsi que la présence de cavités dans la couche métallique qui sert à réaliser le contact ohmique au niveau de la source, ce qui explique l’augmentation de la résistance RDSON
This thesis constitute one of the elements of the EMOCAVI research project (Evolution of the Large gAp Power Component Models during the VIeillissement). It deals with the study of the reliability of Gallium Nitride (GaN) power transistors which are recently appeared on the market. This work focuses on the realization of a methodology to parameterize the model of GaN GIT component (Gate Injection Transistor) according to the aging to which it has been subjected. To achieve this goal, it will be necessary to go through several steps. The first step was dedicated to the definition, implementation and validation of an aging bench for the component and the characterization of these components before and during aging. A low power repetitive short-circuit aging test bench was designed and implemented. This bench is used to validate the energy-related aging hypothesis, to identify its determining level from a point of view of the reliability of the component and finally to highlight the progressive degradation of the component in order to identify the parameters of the transistor which are the most sensitive to aging. The second step of our work was devoted to the establishment of a methodology to create the aging model for the GaN-GIT component. By reproducing the COBRA model presented in the literature, we have succeeded in our work in proposing an innovative approach to integrate the dependencies in temperature and energy suffered by the component during stress (the Tsc pulse duration and the number of pulse suffered Nsc). The last step of our work was dedicated to the physical failure analysis in order to confirm the hypothesis made on the degradation mechanisms obtained after aging of the component. To carry out these analyzes, we started with the de-capsulation of the component by combining the laser cutting with the chemical attacks of the resin constituting the packaging. Once the defect was localized by photoluminescence, an in-depth analysis by SEM scanning and then PFIB (Plasma Focused Ion Beam) scans was performed to determine the mechanism of failure. These were mainly cracks in the Al metal at the drain and the presence of cavities in the metal layer which is used to make the Ohmic contact at the source, which explains the increase in resistance RDSON

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Altieri, scarpato Mauricio. "Estimation de la performance des circuits numériques sous variations PVT et vieillissement". Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT093/document.

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Resumen

La réduction des dimensions des transistors a augmenté la sensibilité des circuits numériques aux variations PVT et, plus récemment, aux effets de vieillissement, notamment BTI et HCI. De larges marges de sécurité sont donc nécessaires pour assurer un fonctionnement correct du circuit, ce qui entraîne une perte d'énergie importante. Les solutions actuelles pour améliorer l'efficacité énergétique sont principalement basées sur des solutions de type «Adaptive Voltage and Frequency Scaling (AVFS)». Cependant, ce type de solution ne peut anticiper les variations avant qu'elles ne se produisent. Cette approche doit donc être amélioré pour traiter les problèmes de fiabilité liés au vieillissement. Cette thèse propose une nouvelle méthodologie pour générer des modèles simplifiés pour estimer la fréquence maximale du circuit Fmax. Un premier modèle est créé pour estimer le délai de propagation du (des) chemin(s) critique(s) en fonction des variations PVT. Les effets BTI et HCI sont ensuite modélisés via une modification des paramètres du premier modèle. Construit à partir des modèles au niveau transistor, le modèle de vieillissement obtenu prend en compte tous les facteurs qui influent sur le vieillissement, à savoir, la topologie des circuits, l'application, la tension et la température. La méthodologie proposée est validée sur deux architectures en technologie 28nm FD-SOI. Les modèles peuvent être alimentés par des moniteurs de température et de tension, ce qui permet une évaluation précise de l'évolution de Fmax. Toutefois, ces moniteurs sont sensibles au vieillissement. Aussi, une méthode de recalibrage pour compenser les effets du vieillissement a été développée pour un moniteur numérique de température et de tension. Des exemples d'applications en ligne sont donnés. Les modèles sont également utilisés pour simuler des circuits complexes sous des variations de vieillissement, par exemple un circuit multi-cœur et un système AVFS. Cela permet d'évaluer différentes stratégies concernant la performance, l'énergie et la fiabilité
The continuous scaling of transistor dimensions has increased the sensitivity of digital circuits to PVT variations and, more recently, to aging effects such as BTI and HCI. Large voltage guard bands, corresponding to worst-case operation, are thus necessary and leads to a considerable energy loss. Current solutions to increase energy efficiency are mainly based on Adaptive Voltage and Frequency Scaling (AVFS). However, as a reactive solution, it cannot anticipate the variation before it occurs. It has, thus, to be improved for handling long-term reliability issues. This thesis proposes a new methodology to generate simplified but nevertheless accurate models to estimate the circuit maximum operating frequency Fmax. A first model is created for the modelling of the propagation delay of the critical path(s) as a function of PVT variations. Both BTI/HCI effects are then modelled as a shift in the parameters of the first model. Built on the top of device-level models, it takes into account all factors that impact global aging, namely, circuit topology, workload, voltage and temperature variations. The proposed modelling approach is evaluated on two architectures implemented in 28nm FD-SOI technology. The models can be fed by temperature and voltage monitors. This allows an accurate assessment of the circuit Fmax evolution during its operation. However, these monitors are prone to aging. Therefore, an aging-aware recalibration method has been developed for a particular V T monitor. Examples of on-line applications are given. Finally, the models are used to simulate complex circuits under aging variations such a multi-core circuit and an AVFS system. This allows the evaluation of different strategies regarding performance, energy and reliability

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Ndoye, Amadou cissé. "Contribution à la modélisation de l'immunité conduite des circuits intégrés et étude de l'impact du vieillissement sur leur compatibilité électromagnétique". Thesis, Toulouse, INSA, 2010. http://www.theses.fr/2010ISAT0023/document.

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Resumen

Le développement de l'électronique dans les systèmes embarqués à application aéronautique, spatial, ou encore automobile est alimenté par des performances croissantes, une intégration poussée et des coûts attractifs, permettant aux industriels d'offrir des solutions techniques et économiques concurrentielles. Néanmoins, cette évolution rapide nécessite une remise en cause permanente des méthodes de conception des systèmes embarqués, dont on doit garantir la maîtrise du comportement dans des environnements sévères. En particulier, la maîtrise de la compatibilité électromagnétique (CEM) est un élément clé de la réussite des challenges d'intégration et d'évolution technologique. Cette étude décrit les différentes phases de modélisation de l’immunité d’un circuit intégré analogique, basée sur les informations techniques non confidentielles données par le fabricant du circuit intégré et l’extraction des modèles électriques des éléments du circuit imprimé. Notre travail apporte un cas d’étude dans le cadre d’une proposition de norme "IEC" (International Electrotechnical Commission) sous la référence IEC-62433. De plus, dans ce mémoire, nous mettons en évidence l’impact du vieillissement des composants électroniques sur les performances CEM. Différentes technologies et types de circuits intégrés sont étudiés pour apporter une analyse qualitative sur l’évolution des paramètres CEM après une certaine durée de vie. Nous proposons une méthodologie de qualification pour apprécier l’évolution des marges CEM sous la dénomination « fiabilité électromagnétique ». Cette méthode, basée sur des procédés expérimentaux et statistiques, permet de caractériser l’impact du vieillissement des composants électroniques sur les paramètres CEM. Ces travaux mettent en évidence l’intérêt d’introduire le facteur « effet du temps » dans nos modèles d’immunité afin de garantir la compatibilité électromagnétique de nos systèmes électroniques embarqués tout au long de leur profil de mission
The development of electronic embedded systems in aerospace application, spatial, or automotive is powered by increased performance, advanced integration and attractive prices, enabling manufacturers to offer technical solutions and economic competitiveness. However, this rapid evolution necessitates a questioning of permanent methods of designing embedded systems that must guarantee the control of behavior in severe environments. In particular, the control of electromagnetic compatibility "EMC" is importante of successful challenges of integration and evolution technology. This study describes the various stages of immunity modeling an analog integrated circuit, based on non-confidential technical information given by the manufacturer of the integrated circuit and models extraction of electrical printed circuit board. Our work provides a case study in the context of standard proposal "IEC" (International Electrotechnical Commission) under reference IEC-62433. Moreover, in this repport we show the impact of aging electronic components on EMC performance. Different types of technologies and integrated circuits are designed to provide a qualitative analysis on the evolution of EMC parameters after a period lifetime. We propose a methodology for qualification of the evolution of EMC margins under the name "electromagnetic reliability". This method, based on experimental methods and statistics, used to characterize the impact of the aging of electronics components on the EMC parameters. These works demonstrate the interest of introducing the factor "time effect" in our immunity models to ensure the electromagnetic compatibility of our electronics systems throughout their mission profile

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Parthasarathy, Krupa. "Aging Analysis and Aging-Resistant Design for Low-Power Circuits". University of Cincinnati / OhioLINK, 2014. http://rave.ohiolink.edu/etdc/view?acc_num=ucin1415615574.

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Mbarek, Safa. "Fiabilité et analyse physique des défaillances des composants électroniques sous contraintes électro-thermiques pour des applications en mécatronique". Thesis, Normandie, 2017. http://www.theses.fr/2017NORMR142/document.

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Resumen

L’amélioration des systèmes de conversion d’énergie rend les dispositifs à base de SiC très attractifs pour leur efficacité, compacité et robustesse. Cependant, leur comportement en réponse à un défaut de court-circuit doit être soigneusement étudié pour assurer la fiabilité des systèmes. Ce travail de recherche porte sur les problèmes de robustesse et de fiabilité du MOSFET SiC sous contraintes de court-circuit. Cette étude repose sur des caractérisations électriques et microstructurales. La somme de toutes les caractérisations avant, pendant et après les tests de robustesse ainsi que l’analyse microstructurale permet de définir des hypothèses sur l’origine physique de la défaillance pour ce type de composants. De plus, la mesure de la capacité est introduite au cours des tests de vieillissement en tant qu’indicateur de santé et outil clé pour remonter à l’origine physique du défaut
The improvement of power conversion systems makes SiC devices very attractive for efficiency, compacity and robustness. However, their behavior in response to short circuit mode must be carefulli studied to ensure the reliability of systems. This research work deals with the SiC MOSFET robustness and reliability issues under short-circuit constraints. It is based upon electrical and microstructural characterizations. The sum of all the characterizations before, during and after the robustness tests as well as microstructural analysis allow to define hypotheses regarding the physical origin of failure of such components. Also, caoacitance measurement is introduced during aging tests as a health indicator and a key tool to go back to the physical origin of the defect

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Meng, Jianwen. "Battery fault diagnosis and energy management for embedded applications". Thesis, université Paris-Saclay, 2020. http://www.theses.fr/2020UPAST003.

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Resumen

Les véhicules électriques (VEs) connaissent un développement en plein essor ces dernières années pour faire face aux problèmes environnementaux et aux dérèglements climatiques. Du point de vue du stockage de l'énergie, c'est essentiellement la technologie des batteries lithium-ion (LIB) qui est la plus utilisée pour d'alimentation des véhicules électriques compte tenu de leur haute densité d'énergie / puissance et de leur longue durée de vie. La fiabilité des LIBs est sans aucun doute d'une importance fondamentale pour le développement des VE. Dans cet objectif, les travaux de thèse s'inscrivent dans le développement des algorithmes dédiés à l'estimations des états de la batterie ainsi qu'au diagnostic de court-circuit naissant. L'estimation des états de la batterie, qui peut également être qualifiée de surveillance de la batterie, est un élément indispensable de la stratégie de gestion de l'énergie d'un véhicule électrique ou hybride. Par ailleurs, le vieillissement prématuré peut être évité grâce à la surveillance des états de batterie telles que l'état de charge (SOC) et l'état de santé (SOH). De plus, étant donné que l'emballement thermique (TR) peut être la conséquence d'un défaut de court-circuit (SC) électrique, de ce fait, une détection efficace de SC naissant de la batterie peut donc donner une alerte protectrice de TR. La principale contribution de cette thèse réside dans les aspects théoriques et méthodologiques dans le domaine de la surveillance de la batterie et du diagnostic SC naissant
In order to cope with environmental problems and climate change, electric vehicles (EVs) gain the ever booming development in recent years. From the point of view of energy storage, because of their high energy / power density and their extended lifespan, it is essentially the lithium-ion battery (LIB) technology which is the most used power unit for EVs. Doubtlessly, the reliability of LIBs is of vital importance for the development of EVs. To this end, this thesis is dedicated to the algorithmic development of battery state and parameter estimation as well as incipient short-circuit diagnosis. The battery state and parameter estimation, which can also be termed as battery monitoring, is a critical part in the so-called health conscious energy management strategy for electric or hybrid electric vehicle. Premature aging can be avoided through the accurate battery state estimation such as state of charge (SOC) and state of health (SOH). Furthermore, as the thermal runaway (TR) can be ultimately attributed to short-circuit (SC) electrical abuse, therefore, effective battery incipient SC detection can give an early warning of TR. The main contribution of this thesis lies in the theoretical and methodological aspects in the domain of battery monitoring and incipient SC diagnosis

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Ruiz, Amador Dolly Natalia. "Multilevel aging phenomena analysis in complex ultimate CMOS designs". Thesis, Grenoble, 2012. http://www.theses.fr/2012GRENT002/document.

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Resumen

L'auteur n'a pas fourni de résumé en français
Integrated circuits evolution is driven by the trend of increasing operating frequencies and downscaling of the device size, while embedding more and more complex functionalities in a single chip. However, the continuation of the device-scaling race generates a number of technology challenges. For instance, the downscaling of transistor channel lengths induce short-channel effects (drain-induced barrier lowering and punch-through phenomena); high electric field in the devices tend to increase Hot electron effect (or Hot Carrier) and Oxide Dielectric Breakdown; higher temperatures in IC products generates an increase of the Negative Bias Temperature Instability (NBTI) effect on pMOS devices. Today, it is considered that the above reliability mechanisms are ones of the main causes of circuit degradation performance in the field. This dissertation will address the Hot Carrier (HC) and NBTI impacts on CMOS product electrical performances. A CAD bottom-up approach will be proposed and analyzed, based on the Design–in Reliability (DiR) methodology. With this purpose, a detailed analysis of the NBTI and the HC behaviours and their impact at different abstraction level is provided throughout this thesis. First, a physical framework presenting the NBTI and the HC mechanisms is given, focusing on electrical parameters weakening of nMOS and pMOS transistors. Moreover, the main analytical HC and NBTI degradation models are treated in details. In the second part, the delay degradation of digital standard cells due to NBTI, HCI is shown; an in-depth electrical CAD analysis illustrates the combined effects of design parameters and HCI/NBTI on the timing performance of standard cells. Additionally, a gate level approach is developed, in which HC and NBTI mechanisms are individually addressed. The consequences of the degradation at system level are presented in the third part of the thesis. With this objective, data extracted from silicon measures are compared against CAD estimations on two complexes IPs fabricated on STCMOS 45nm technologies. It is expected that the findings of this thesis highly contribute to the understanding of the NBTI and HC reliability wearout mechanisms at the system level.STAR

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Barke, Martin [Verfasser]. "Aging Aware Robustness Validation of Digital Integrated Circuits / Martin Barke". München : Verlag Dr. Hut, 2015. http://d-nb.info/106770793X/34.

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Lorenz, Dominik [Verfasser], Ulf [Akademischer Betreuer] Schlichtmann y Diana [Akademischer Betreuer] Marculescu. "Aging Analysis of Digital Integrated Circuits / Dominik Lorenz. Gutachter: Diana Marculescu. Betreuer: Ulf Schlichtmann". München : Universitätsbibliothek der TU München, 2012. http://d-nb.info/1023128659/34.

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Ziegler, David A. (David Allan). "Cognition in healthy aging and Parkinson's disease : structural and functional integrity of neural circuits". Thesis, Massachusetts Institute of Technology, 2011. http://hdl.handle.net/1721.1/68169.

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Resumen

Thesis (Ph. D.)--Massachusetts Institute of Technology, Dept. of Brain and Cognitive Sciences, September 2011.
This electronic version was submitted by the student author. The certified thesis is available in the Institute Archives and Special Collections.
"September, 2011." Cataloged from student submitted PDF version of thesis.
Includes bibliographical references.
This dissertation documents how healthy aging and Parkinson's disease (PD) affect brain anatomy and physiology and how these neural changes relate to measures of cognition and perception. While healthy aging and PD are both accompanied by a wide-range of cognitive impairments, the neural underpinnings of cognitive decline in each is likely mediated by deterioration of different systems. The four chapters of this dissertation address specific aspects of how healthy aging and PD affect the neural circuits that support sensory processes and high-level cognition. The experiments in Chapters 2 and 3 examine the effects of healthy aging on the integrity of neural circuits that modulate cognitive control processes. In Chapter 2, we test the hypothesis that the patterns of age-related change differ between white matter and gray matter regions, and that changes in the integrity of anterior regions correlate most strongly with performance on cognitive control tasks. In Chapter 3, we build upon the structural findings by examining the hypothesis that age-related changes in white matter integrity are associated with disrupted oscillatory dynamics observed during a visual search task. Chapter 4 investigates healthy age-related changes in somatosensory mu rhythms and evoked responses and uses a computational model of primary somatosensory cortex to predict the underlying cellular and neurophysiolgical bases of these alterations. In contrast to the widespread cortical changes seen in healthy OA, the cardinal motor symptoms of PD are largely explained by degeneration of the dopaminergic substantia nigra, pars compacta (SNc). Cognitive sequelae of PD, however, likely result from disruptions in multiple neurotransmitter systems, including nondopaminergic nuclei, but research on these aspects of the disease has been hindered by a lack of sensitive MRI biomarkers for the affected structures. Chapter 5 presents new multispectral MRI tools that visualize the SNc and the cholinergic basal forebrain (BF). We applied these methods to test the hypothesis that degenerative processes in PD affect the SNc before the BF. This experiment lays important groundwork for future studies that will examine the relative contribution of the SNc and BF to cognitive impairments in PD.
by David A. Ziegler.
Ph.D.

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Abubakar, Hadiza Ahmad. "Investigating ageing behaviours in supercapacitor (cells and modules) using EEC (electrical equivalent circuit) models". Thesis, University of Nottingham, 2017. http://eprints.nottingham.ac.uk/41066/.

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Resumen

This thesis contributes to the reliability and aging studies of supercapacitors for more efficient use in EV/HEV applications. This thesis demonstrates the effect of aging/failure in supercapacitor cells and module cells using accelerated tests employed to expedite the aging process. The tests, as explained below were categorized based on operational and environmental aging factors associated with supercapacitor failure in EV/HEV applications to; • Investigate supercapacitor cell performance at high temperature and constant voltage individual conditions, and also simultaneously (known as calendar test) • Investigate the effect of voltage balancing/equalization circuits on supercapacitor module cells’ performance during constant current cycling tests under certain environmental and electrical factors • Investigate supercapacitor module cells’ cycling performance in a lab-scale designed electrical DC programmable motor load system that emulates supercapacitor operational conditions in an EV/HEV application. The aging behaviors characterized by the three factors mentioned above are quantified in this thesis through the periodic monitoring of their electrical and electrochemical state of health with Electrochemical Impedance Spectroscopy, Cyclic Voltammetry, and Constant Current characterization tests. These tests help identity aging modes in supercapacitors, and it was observed that regardless of their aging factors; an increase in ESR and decrease of capacitance was determined. Although this information is required, the results from Electrochemical Impedance Spectroscopy (EIS) tests revealed more details distinctive to each aging factor. From this distinction, the aging mechanisms in relation to the aging factors, which causes the deterioration in the supercapacitor electrical performance, are identified and summarized as the following: 1. Loss of contact within supercapacitor electrode, given rise to the contact resistance due to the presence of high temperature as the main aging factor 2. Change of supercapacitor porous electrode emulating a charge transfer reaction thereby increasing its distributed resistance, caused by the effect of high voltage or cycling Mathematical models in the form of electrical equivalent circuits (EECs) distinctive of their aging factors are generated from EIS electrochemical behaviors to easily describe aging behaviors in supercapacitors. The EEC models developed using impedance modeling generated an initial model from dormant cells, which transitioned to aging models distinctive of their aging factors as soon as a 100% increase in ESR and/or an 80% decrease in capacitance is observed. The proposed EEC models were validated to show the dynamic interaction between aging of the supercapacitor cells on their electrical performance in both frequency and time domains. In summary, the EEC models encompass this thesis objective and as such considered the main contribution of this research work.

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Salfelder, Felix [Verfasser], Lars [Gutachter] Hedrich y Oliver [Gutachter] Bringmann. "On ageing effects in analogue integrated circuits / Felix Salfelder ; Gutachter: Lars Hedrich, Oliver Bringmann". Frankfurt am Main : Universitätsbibliothek Johann Christian Senckenberg, 2016. http://d-nb.info/1114820377/34.

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Ding, Jie. "Accurate CMOS compact model and the corresponding circuit simulation in the presence of statistical variability and ageing". Thesis, University of Glasgow, 2015. http://theses.gla.ac.uk/6864/.

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As CMOS scales down to sub-50 nm, it faces critical dimensions of charge and matter granularities, leading to the drastic increase of device parameter dispersion, named statistical variability, which is one of the main contemporary challenges for further downscaling and makes each device atomistically different leading to broad dispersion of their electrical characteristics. In addition, device reliability concerns gain inertia; among them Bias Temperature Instability (BTI) shortens device lifetime by trapping charges in defect states of the insulator or at the interface. The interplay between statistical variability and BTI results in more variations on device performance and thus greatly affect circuit performance. In turn design methodologies must evolve towards variability and reliability aware design. To do so statistical compact models including both the effects of statistical variability and BTI-induced ageing are required for the large-scale statistical circuit simulation of variability and reliability. In this study, the application of accurate compact models, that describe performance variation in the presence of both statistical variability and reliability at arbitrary BTI-induced ageing levels, to SRAM circuit simulation is described. Both SRAM cell stability and write performance are evaluated and it is seen that, due to the accurate description of device performance distributions provided by the compact models and the sensitivity of these SRAM performance metrics on device performance, the approach presented here is better suited to high-sigma statistical circuit analysis than conventional approaches based upon assumed Gaussian distributions. The approach is demonstrated using a 25 nm gate length bulk MOSFET whose performance variation is obtained from statistical TCAD simulation using the GSS simulator GARAND. The simulated performance data is then used directly as the target for BSIM4 compact model extraction that ensures device figures of merit are well resolved for each device in a statistical ensemble. The distribution of compact model parameters is then generalised into an algebraic form using Generalized Lambda Distribution (GLD) methods, so that a sufficiently large number of compact models can later be generated and interpolated at arbitrary ageing levels. Finally compact models generated in this way are used to evaluate SRAM write performance and stability under the influence of statistical variability and BTI-induced ageing.

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Lindquist, Tommie. "On reliability and maintenance modelling of ageing equipment in electric power systems". Doctoral thesis, Stockholm : Electromagnetic Engineering, Elektroteknisk teori & konstruktion, Kungliga Tekniska högskolan, 2008. http://urn.kb.se/resolve?urn=urn:nbn:se:kth:diva-4688.

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Gomes, Marcia Queiroz de Carvalho. "Proteção social à velhice e o circuito de solidariedades intergeracionais". Faculdade de Filosofia e Ciências Humanas, 2008. http://repositorio.ufba.br/ri/handle/ri/19907.

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O trabalho documenta e analisa as novas formas de solidariedade intergeracional, considerando que nas sociedades contemporâneas as relações sociais se tornaram mais complexas à medida em que as estruturas social e familiar se reconfiguraram, alterando as formas de troca entre as gerações. A institucionalização do sistema de proteção social público ou da solidariedade pública concorreu para modificar a dinâmica do sistema de proteção social familiar ou das solidariedades primárias. Tomo como campo de análise o cotidiano das trocas vivenciadas por mulheres e homens idosos pertencentes às classes populares de Salvador, em contextos relacionais distintos, ou seja, aqueles que mantêm vínculos de solidariedade primária, representados por idosos/as moradores da comunidade/bairro, e aqueles que se encontram em situação limite entre a solidariedade primária, a solidariedade secundária ou pública e a prestada por estranhos, representados por idosos/as moradores/as de asilo público. Trata-se de um estudo qualitativo, a partir da observação direta, com registro sistemático das visitas em diário de campo, e entrevistas semi-estruturadas e abertas, feitas com trinta e um idosos/as, e seis profissionais vinculados à gestão pública da velhice. Considerando que a solidariedade familiar não é dada, mas construída na dinâmica das relações de troca e ainda que as políticas sociais do Estado afetam as relações familiares, concluo que as formas de solidariedade intergeracionais na atualidade vêm se configurando como um circuito de relações de interdependência entre a solidariedade pública e a primária, imprescindíveis uma à outra, conformando novas possibilidades de troca entre as gerações. This thesis is aimed at reporting and analyzing the new ways through which intergenerational solidarity takes place by taking into account the complexity of contemporary social relations as a result of the reshaping of social and family structures that alters the ways intergenerational exchanges occur. The institutionalization of the public protection system or the public solidarity has contributed to change the dynamics of the family’s social protection system or primary solidarity. The everyday exchanges among low-income elderly men and women in Salvador (Bahia, Brazil) comprise the field in which two distinctive relational contexts are analyzed, namely, the one presenting primary solidarity bonds, consisting of those elderly dwelling in communities/districts, and the one presenting a borderline situation among primary, secondary/public or provided-by-strangers kinds of solidarity, consisting of institutionalized elderly in public nursing homes. This is a qualitative study based on both direct observation, systematically recorded in field journals, and open-ended and semi-structured interviews carried out among thirty-one elderly subjects and seven practitioners dealing with the public management of the elderly population. Given that family solidarity is a social construct resulting from the dynamics of the exchange relations and that social governmental policies play a role in family relationships, the ways contemporary intergenerational solidarity occurs can be concluded to comprise a set of interdependent relations between public and primary kinds of solidarity, one being vital to the other, thus presenting new possibilities for interchange between generations.

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Douzi, Chawki. "Effet du vieillissement par fatigue électrothermique sur la compatibilité électromagnétique des composants de puissance à base de SiC". Thesis, Normandie, 2019. http://www.theses.fr/2019NORMR002/document.

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Ce travail de recherche porte sur l’étude de l’effet du vieillissement par fatigue électrothermique sur la compatibilité électromagnétique des composants de puissance à base de carbure de silicium. Il est axé sur deux grandes parties ; une partie expérimentale et une autre plus orientée modélisation. Sur le plan expérimental, cette thèse étudie l’effet du vieillissement des transistors à base de carbure de silicium utilisés dans les convertisseurs statiques sur les perturbations électromagnétiques générées par ces convertisseurs. La deuxième partie porte sur la modélisation de ces transistors afin d’émuler l’effet de leur vieillissement sur les perturbations électromagnétiques des modules qu’ils composent. Cette dernière étape repose sur une étude de l’évolution des caractéristiques électriques statiques et dynamiques effectuées sur le composant sous test pour extraire les principaux paramètres intrinsèques du transistor de puissance dégradé après les séries de stress appliquées. En effet, ces paramètres intrinsèques dégradés émulent l’effet du vieillissement et sont représentatifs des principaux phénomènes pouvant influencer les convertisseurs de puissance étudiés. De ce fait, le changement de leurs valeurs dans le modèle du dit composant, décrit en VHDL-AMS et implémenté sur le simulateur de type circuit ANSYS SIMLORER, nous permet d’obtenir un modèle d’un tel composant après vieillissement. Cette étape a permis de valider la méthodologie développée pour la simulation des perturbations électromagnétiques conduites d’un composant sain dans un premier temps et d’un composant vieilli dans un second. Globalement, cette approche de modélisation innovante développée dans ce travail permet d’aider les concepteurs des convertisseurs statiques à prédire les perturbations électromagnétiques conduites avant et après vieillissement sans passer par la mesure et ses points faibles. Ceci apporte des informations complémentaires sur l’évolution des signatures CEM de tels modules durant sa durée de vie et d’estimer donc le risque lié au vieillissement des composants
This research work focuses on the electrothermal aging effect on the electromagnetic compatibility of power components based on silicon carbide SiC. It focuses on two major parts ; an experimental part and another more oriented modelization. Experimentally, this thesis studies the aging effect of SiC transistors used in static converters on the electromagnetic interferences EMI generated by these converters. The second part deals with the modeling of these transistors in order to emulate the effect of their aging on the EMI of the modules they compose. This step made it possible to validate the methodology developed for the simulation of the conducted EMI of a healthy SiC MOFSET at first and of an aged SiC MOSFET in a second time. Overall, this innovative modeling approach developed in this work helps the designers of static converters to predict the conducted EMI before and after aging without going through the measurement. This provides additional information on the evolution of the EMC signatures of such modules during its lifetime and thus to estimate the risk associated with the aging of the components

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Nakagawa, Tristan T. "Cortical resting state circuits: connectivity and oscillations". Doctoral thesis, Universitat Pompeu Fabra, 2015. http://hdl.handle.net/10803/294277.

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Ongoing spontaneous brain activity patterns raise ever-growing interest in the neuroscience community. Complex spatiotemporal patterns that emerge from a structural core and interactions of functional dynamics have been found to be far from arbitrary in empirical studies. They are thought to compose the network structure underlying human cognitive architecture. In this thesis, we use a biophysically realistic computer model to study key factors in producing complex spatiotemporal activation patterns. For the first time, we present a model of decreased physiological signal complexity in aging and demonstrate that delays shape functional connectivity in an oscillatory spiking-neuron network model for MEG resting-state data. Our results show that the inclusion of realistic delays maximizes model performance. Furthermore, we propose embracing a datadriven, comparative stance on decomposing the system into subnetworks.
Últimamente, el interés de la comunidad científica sobre los patrones de la continua actividad espontanea del cerebro ha ido en aumento. Complejos patrones espacio-temporales emergen a partir de interacciones de un núcleo estructural con dinámicas funcionales. Se ha encontrado que estos patrones no son aleatorios y que componen la red estructural en la que la arquitectura cognitiva humana se basa. En esta tesis usamos un modelo computacional detallado para estudiar los factores clave en producir los patrones emergentes. Por primera vez, presentamos un modelo simplificado de la actividad cerebral en envejecimiento. También demostramos que la inclusión del desfase de transmisión en un modelo para grabaciones magnetoencefalográficas del estado en reposo maximiza el rendimiento del modelo. Para ello, aplicamos un modelo con una red de neuronas pulsantes (’spiking-neurons’) y con dinámicas oscilatorias. Además, proponemos adoptar una posición comparativa basada en los datos para descomponer el sistema en subredes.

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Chouard, Florian Raoul Verfasser], Doris [Akademischer Betreuer] [Schmitt-Landsiedel y Sebastian M. [Akademischer Betreuer] Sattler. "Device Aging in Analog Circuits for Nanoelectronic CMOS Technologies / Florian Raoul Chouard. Gutachter: Sebastian M. Sattler ; Doris Schmitt-Landsiedel. Betreuer: Doris Schmitt-Landsiedel". München : Universitätsbibliothek der TU München, 2012. http://d-nb.info/1024355020/34.

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Silva, Maurício Banaszeski da. "Circuito on-chip para a caracterização em alta escala do efeito de Bias Temperature Instability". reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 2016. http://hdl.handle.net/10183/147989.

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O trabalho propõe um circuito para caracterização estatística do fenômeno Bias Temperature Instability (BTI). O circuito tem como base uma matriz de transistores para caracterização eficiente em larga escala de BTI. O design proposto visa o estudo da variabilidade de BTI dependente do tempo em dispositivos altamente miniaturizados. Para tanto se necessita medir centenas de dispositivos, a fim de se obter uma amostra estatisticamente significante. Uma vez que variações nos tempos de estresse e medida dos dispositivos podem gerar erros no processo de caracterização, o circuito implementa em chip (on-chip) o controle dos tempos de estresse e de medida, para que ocorra uma caracterização estatística precisa. O circuito de controle implementado faz com que todos dispositivos testados tenham os mesmos tempos de estresse e os mesmos tempos de recuperação (relaxamento). Desta forma, o circuito proposto melhora significantemente tanto a área utilizada quanto o tempo de medida, quando comparado a alternativas anteriormente implementadas. O leiaute do circuito foi realizado no novo nó tecnológico de 28 nanômetros do IMEC.
This work proposes an array-based evaluation circuit for efficient and massively parallel characterization of Bias Temperature Instability (BTI). This design is highly efficient when studying the BTI time-dependent variability in deeply-scaled devices, where hundreds of devices should be electrically characterized in order to obtain a statistically significant sample size. The circuit controls stress and measurement times for accurate statistical characterization, making sure all the devices characterized have the same stress and recovery times. It significantly improves both area and measurement time. The circuit layout is laid out in the new 28nm node IMEC technology.

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Hellwege, Nico [Verfasser], Paul [Akademischer Betreuer] Steffen y Wolfgang [Akademischer Betreuer] Nebel. "Aging-Aware Design Methods for Reliable Analog Integrated Circuits using Operating Point-Dependent Degradation / Nico Hellwege. Betreuer: Paul Steffen. Gutachter: Paul Steffen ; Wolfgang Nebel". Bremen : Staats- und Universitätsbibliothek Bremen, 2015. http://d-nb.info/1082831379/34.

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De, Moor Gilles. "Approche multi-échelle des mécanismes de vieillissement des coeurs de pile à combustible". Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAI049/document.

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Malgré d'importants progrès ces dix dernières années, les piles à combustible de type PEMFC (à membrane échangeuse de protons) souffrent toujours de fin de vie prématurée. Le catalyseur et la membrane, principaux constituants du cœur de la pile, sont les deux éléments principalement mis en cause. Ce travail a pour objectif de comprendre les modes de rupture et de dégradation de la membrane électrolyte durant le fonctionnement. Différents types de vieillissement ont été analysés, à la fois en laboratoire mais également sur des systèmes ayant fonctionné sur site en conditions réelles d'opération (jusqu'à 13000 heures). Au travers une approche multi-échelle (du système macroscopique à l'analyse des propriétés macromoléculaires de la membrane) et d'une utilisation systématique (plusieurs centaines d'échantillons analysés), des scénarios de dégradation ont été établis. Dans un premier temps, des outils de caractérisation macroscopiques ont été spécifiquement développés pour sonder rapidement l'ensemble des cellules d'un stack. Ces outils permettent d'identifier les défauts inter et intra-cellule tout en discriminant les propriétés barrières aux gaz des propriétés d'isolation électronique des membranes, tous deux responsables des courants de fuite en système. Cette approche systématique sur l'ensemble des échantillons a mis en évidence des zones spécifiques favorisant la dégradation prématurée des membranes. Dans un second temps, des caractérisations physico-chimiques ciblées dans ces zones de défaillance ont révélé une dégradation fortement localisée et principalement favorisée par des conditions opératoires spécifiques dans les zones d'entrée des gaz
In spite of strong improvements in fuel cell design this last ten years, Proton Exchange Membrane Fuel Cell are still suffering of premature end of life. Failure of the heart of fuel cell, composed of membrane and catalysts, is commonly responsible for fuel cell shutdown. This work brings an original contribution in understanding membrane degradation mechanisms. Different ageing tests were analyzed, in laboratory as well as in real life operating conditions (up to 13000 hours of solicitations). Within a multi-scale approach, from macroscopic to microscopic, and with a systematic usage (hundreds of samples fully characterized), some degradation mechanisms were established. Firstly, macroscopic tools were specifically developed to rapidly track state of health of all the cells from each stack. With the help of these tools, we were able to identify defects inter and intra-cell. It was also possible to discriminate between gas crossover or electronic short-circuit defects, both responsible for current leaks. This systematic approach on each samples put forward some specific areas within the membrane where degradation was promoted. Secondly, physico-chemical characterizations were performed on membrane targeted areas. It was shown that membrane degradation is strongly localized in some specific channels of the bipolar plates and favored by specific operating conditions in the gaz inlets areas

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Fall, Diarga. "Techniques de tolérance aux fautes : conception des circuits fiables dans les technologies avancées". Thesis, Grenoble, 2013. http://www.theses.fr/2013GRENT030.

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En approchant leurs limites ultimes, les technologies de silicium sont affectées par divers problèmes qui rendent de plus en plus difficile la poursuite de la miniaturisation technologique. Ces problèmes concernent en particulier la dissipation de puissance, le rendement paramétrique (affecté par la variation des paramètres du processus de fabrication, des tension d'alimentation et de la température), et la fiabilité (affectée par ces mêmes variations ainsi que par l'accélération du vieillissement, les interférences et les soft-errors) Cette thèse concerne le développement et la mise en œuvre des architectures de tolérance aux fautes et d'auto-calibration dédiées, ainsi que la validation de leurs capacités d'atténuer les problèmes mentionnés ci-dessus
Approaching their ultimate limits, silicon technologies are affected by various problems that make more difficult further miniaturization technology. These problems relate particularly to power dissipation, parametric yield (affected by the variation of process parameters of manufacturing, supply voltage and temperature), and reliability (affected by these changes as well as the accelerated aging, interference and soft-errors). This thesis deals with the development and implementation of fault tolerant architectures and dedicated self-calibration and validation of their ability to mitigate the problems mentioned above

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More, Shailesh [Verfasser], Doris [Akademischer Betreuer] Schmitt-Landsiedel y Helmut [Akademischer Betreuer] Gräb. "Aging Degradation and Countermeasures in Deep-submicrometer Analog and Mixed Signal Integrated Circuits / Shailesh More. Gutachter: Helmut Gräb ; Doris Schmitt-Landsiedel. Betreuer: Doris Schmitt-Landsiedel". München : Universitätsbibliothek der TU München, 2012. http://d-nb.info/1024354938/34.

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Sivadasan, Ajith. "Conception et simulation des circuits numériques en 28nm FDSOI pour la haute fiabilité". Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT118.

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La mise à l'échelle de la technologie CMOS classique augmente les performances des circuits numériques grâce à la possibilité d'incorporation de composants de circuit supplémentaires dans la même zone de silicium. La technologie FDSOI 28nm de ST Microélectroniques est une stratégie d'échelle innovante qui maintient une structure de transistor planaire et donc une meilleure performance sans augmentation des coûts de fabrication de puces pour les applications basse tension. Il est important de s'assurer que l'augmentation des fonctionnalités et des performances ne se fasse pas au détriment de la fiabilité réduite, ce qui est assuré en répondant aux exigences des normes internationales ISO26262 pour les applications critiques dans les environnements automobile et industriel. Les entreprises de semi-conducteurs, pour se conformer à ces normes, doivent donc présenter des capacités d'estimation de la fiabilité au stade de la conception du circuit, qui est pour l'instant évaluer qu'après la fabrication d'un circuit numérique. Ce travail se concentre sur le vieillissement des standard cell et des circuits numériques avec le temps sous l'influence du mécanisme de dégradation du NBTI pour une large gamme de variations de processus, de tension et de température (PVT) et la compensation de vieillissement avec l'application de la tension à la face arrière (Body-Bias). L'un des principaux objectifs de cette thèse est la mise en place d'une infrastructure d'analyse de fiabilité composée d'outils logiciels et d'un modèle de vieillissement dans un cadre industriel d'estimation du taux de défaillance des circuits numériques au stade de la conception des circuits développés en technologie ST 28nm FDSOI
Scaling of classical CMOS technology provides an increase in performance of digital circuits owing to the possibility of incorporation of additional circuit components within the same silicon area. 28nm FDSOI technology from ST Microelectronics is an innovative scaling strategy maintaining a planar transistor structure and thus provide better performance with no increase in silicon chip fabrication costs for low power applications. It is important to ensure that the increased functionality and performance is not at the expense of decreased reliability, which can be ensured by meeting the requirements of international standards like ISO26262 for critical applications in the automotive and industrial settings. Semiconductor companies, to conform to these standards, are thus required to exhibit the capabilities for reliability estimation at the design conception stage most of which, currently, is done only after a digital circuit has been taped out. This work concentrates on Aging of standard cells and digital circuits with time under the influence of NBTI degradation mechanism for a wide range of Process, Voltage and Temperature (PVT) variations and aging compensation using backbiasing. One of the principal aims of this thesis is the establishment of a reliability analysis infrastructure consisting of software tools and gate level aging model in an industrial framework for failure rate estimation of digital circuits at the design conception stage for circuits developed using ST 28nm FDSOI technology

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Naouss, Mohammad. "Conception et exploitation d'un banc d'auto-caractérisation pour la prévision de la fiabilité des circuits numériques programmables". Thesis, Bordeaux, 2016. http://www.theses.fr/2016BORD0159/document.

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Les circuits logiques programmables (FPGA) bénéficient des technologies les plus avancés de noeuds CMOS, afin de répondre aux demandes croissantes de haute performance et de faible puissance des circuits intégrés numériques. Cela les rend sensibles aux différents mécanismes de dégradations à l'échelle nanométrique. Dans cette thèse, nous nous concentrons sur le vieillissements des tables de correspondances (LUT) sur FPGA. L'utilisation de la dernière technologie d'échelle réduite et la flexibilité de l'architecture du FPGA, permettent de développer un nouveau banc de test à faible coût pour évaluer la fiabilité en fonction de conditions d'utilisations. Ce banc de test peut-être implanté sur plusieurs véhicules du tests et suivis en temps réel par un logiciel de surveillance développé pendant cette thèse. Nous avons caractérisé la dégradation de temps de propagation de la LUT en fonction du rapport cyclique et la fréquence des vecteurs de stress. Nous avons identifié également que le rapport cyclique affecte fortement le temps en descente et modérément le temps en montée de LUT en raison du mécanisme de vieillissement NBTI, tandis que HCI affecte à la fois les deux temps de propagation. En outre, deux modèles semi-empiriques de la dégradation du temps de propagation de la LUT en raison de NBTI et HCI sont proposés dans ce travail. D'autre part, nous avons analysé l'influence de la tension de seuil et la mobilité du transistor sur la dégradation de temps de propagation de la LUT en utilisant le modèle de simulation du transistor. Enfin, un modèle de dégradation de la LUT prenant en compte l'architecture supposée de la LUT est proposé. Ce travail est idéal pour modéliser la dégradation des FPGA au niveau des portes
Field-Programmable Gate Arrays (FPGAs) benefit from the most advanced CMOS technology nodes, in order to meet the increasing demands of high performance and low power digital integrated cricuits. This makes tem sensible to various aging mechanisms at nanao-scale. In this thesis we focus on aging degradation of the Look-Up Table (LUT) on FPGAs. Benefits from the latest downscaling technology and the flexibility of the FPGAs architecture, allow to develop a new low cost test bench to assess reliabilty depending on the operation condition. This test bench can be implemented on up to 32 FPGAs ans monitored in real time by a supervisory software we developed in this work. We have characterized the delay degradation of LUT depending on the duty cycle and the frequency of stress vectors. We have identified also that the duty cycle affects strongly the fall and moderately the rise delay of LUT due to the NBTI aging mechanisme, while HCI affects both delays. Furthermore, two semiempirical models of the degradation of LUT timing due to NBTI and HCI are proposed in this work. Moreover, we analyzed the influence of threshokd voltage and the mobility of transistor on the timing degradation of LUT using the simulation model of transistor. Finally a model of degradationof LUT taking into account the supposed LUT architecture has been proposed. This work is edeal to model the degradation of FPGA at gate level

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Naji, Ilias. "Le retournement des retraites (1983-1993) : Acteurs, histoire, politiques de l’emploi et circuits financiers". Thesis, université Paris-Saclay, 2020. http://www.theses.fr/2020UPASU006.

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Resumen

Cette thèse de sociologie porte sur les réformes récentes des retraites en France entre les années 1970 et 1990. La dernière réforme favorable aux retraités date de 1983, avec l’abaissement de l’âge de départ en retraite de 65 à 60 ans. En 1993, la première réforme défavorable aux retraités prend place avec la hausse de la durée de cotisation, de la durée du salaire annuel moyen et l’indexation sur les prix.Ce travail propose dans une perspective de sociologie des controverses, des politiques publiques, des statistiques et des justifications de revenir sur les réformes des retraites entre les années 1970 et 1990, à partir d’une analyse croisée d’archives de syndicats (CFDT et CGT), d’administrations (direction de la Sécurité sociale et direction du Budget, ministère des Affaires sociales et de l’Economie) et du patronat (UIMM et CNPF). Différentes luttes entre acteurs portant sur les problématisations des retraites et l’organisation du circuit financier de la Sécurité sociale sont ainsi étudiées.La thèse dialogue avec la littérature sur l’histoire de la sécurité sociale, et celle sur l’Etat social. Elle propose d’aborder la sécurité sociale et ses politiques à partir d’une approche mêlant étude des problématisations, des circuits financiers et des stratégies des acteurs.La thèse défend un résultat principal : les politiques de l’emploi ont encadré le contenu des politiques de retraite entre le milieu des années 1970 et 1993. Au cours des années 1970, les retraites et les préretraites sont progressivement utilisées pour sortir de la population active les personnes âgées. A partir de 1983, l’adoption de la politique de désinflation compétitive entraine une compression des dépenses de retraite et la sortie du taux de cotisation des paramètres légitimes des réformes. Cette thèse propose donc une histoire des réformes des retraites qui fait une place plus importante aux politiques de l’emploi que ne le font les récits habituels, centrés sur le vieillissement de la population. Le retournement des retraites entre des réformes favorables aux retraités et d’autres, défavorables, se comprend ainsi à l’aune du basculement des politiques d’emploi.D’autres résultats sont aussi présentés dans ce travail. Ils portent sur le lien entre statistiques et réformes, sur les problématisations des retraites, sur les usages de la contributivité et sur la construction des circuits financiers
This sociology thesis focuses on recent pension reforms in France between the 1970s and 1990s. The last reform favorable to retirees dates back to 1983, when the retirement age was lowered from 65 to 60. In 1993, the first reform unfavorable to retirees took place with an increase in the contribution period, the length of the average annual salary and price indexation.From a sociological perspective of controversies, public policies, statistics and justifications, this work proposes a return to the pension reforms between the 1970s and 1990s, based on a cross-analysis of archives from trade unions (CFDT and CGT), administrations (Social Security and Budget Departments, Ministry of Social Affairs and the Economy) and employers (UIMM and CNPF). Different struggles between actors concerning the problematization of pensions and the organization of the financial circuit of the Social Security are thus studied.The thesis is in dialogue with the literature on the history of social security and the social state. It proposes to approach social security and its policies from an approach combining the study of problematizations, financial circuits and strategies of actors.The thesis defends a main result: employment policies framed the content of pension policies between the mid-1970s and 1993. During the 1970s, pensions and early retirements were gradually used to take older people out of the labour force. From 1983 onwards, the adoption of the policy of competitive disinflation led to a compression of pension expenditure and the removal of the contribution rate from the legitimate parameters of the reforms. This thesis therefore proposes a history of pension reforms that gives more prominence to employment policies than the usual narratives centred on the aging of the population. The reversal of pensions between reforms favourable to retirees and those unfavourable to them can thus be understood in the light of the shift in employment policies.Other results are also presented in this work. They concern the link between statistics and reforms, the problematization of pensions, the uses of "contributivity" and the construction of financial circuits

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Li, Binhong. "Etude de l'effet du vieillissement sur la compatibilité électromagnétique des circuits intégrés". Thesis, Toulouse, INSA, 2011. http://www.theses.fr/2011ISAT0033/document.

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Resumen

Avec la tendance continue vers la technologie nanométrique et l'augmentation des fonctions complexes intègres dans les électroniques systèmes embarqués, Assurant la compatibilité électromagnétique (CEM) des systèmes électroniques est un grand défi. CEM est devenu une cause majeure de redesign des Circuits intègres (CI). D’ailleurs, les performances des circuits pourraient être affectés par les mécanismes de dégradation tels que hot carrier injection (HCI), negative bias temperature instability (NBTI), gate oxide breakdown, qui sont accélérés par les conditions d'exploitation extrême (haute / basse température, surcharge électrique, le rayonnement). Ce vieillissement naturel peut donc affecter les performances CEM des circuits intégrés.Les travaux développés dans notre laboratoire vise à clarifier le lien entre les dégradations induites par le vieillissement et les dérives CEM, de développer les modèles de prédiction et de proposer des "insensibles au cours du temps" structures pour CEM protection, afin de fournir des méthodes et des guidelines aux concepteurs d'équipements et CI pour garantir la CEM au cours de durée de vie de leurs applications. Ce sujet de recherche est encore sous-exploré en tant que communautés de recherche sur la «fiabilité IC» et «compatibilité électromagnétique IC» n’a souvent pas de chevauchement.Ce manuscrit de thèse introduit une méthode pour quantifier l'effet du vieillissement sur les CEM des circuits intégrés par la mesure et la simulation. Le premier chapitre donne un aperçu du contexte général et le deuxième chapitre est dédié a l’état de l'art de CEM des circuits intégrés et de problèmes de fiabilité IC. Les résultats expérimentaux de circuits CEM évolution sont présentés dans le troisième chapitre. Ensuite, le quatrième chapitre est consacré à la caractérisation et la modélisation des mécanismes de dégradation du CI. Un EMR modèle qui inclut l'élément le vieillissement pour prédire la dérive du niveau CEM de notre puce de test après stress est proposé
With the continuous trend towards nanoscale technology and increased integration of complex electronic functions in embedded systems, ensuring the electromagnetic compatibility (EMC) of electronic systems is a great challenge. EMC has become a major cause of IC redesign. Meanwhile, ICs performance could be affected by the degradation mechanisms such as hot carrier injection (HCI), negative bias temperature instability(NBTI), gate oxide breakdown, which are accelerated by the harsh operation conditions (high/low temperature, electrical overstress, radiation). This natural aging can thus affect EMC performances of ICs. The work developed in our laboratory aims at clarifying the link between ageing induced IC degradations and related EMC drifts, developing prediction models and proposing “time insensitive” EMC protection structures, in order to provide methods and guidelines to IC and equipment designers to ensure EMC during lifetime of their applications. This research topic is still under-explored as research communities on “IC reliability” and “IC electromagnetic compatibility” has often no overlap. The PhD manuscript introduced a methodology to quantify the effect of ageing on EMC of ICs by measurement and simulation. The first chapter gives an overview of the general context and the second chapter states the EMC of ICs state of the art and IC reliability issues. The experimental results of ICs EMC evolution are presented in the third chapter. Then, the fourth chapter is dedicated to the characterization and modeling IC degradation mechanism. An EMR model which includes the ageing element to predict our test chip’s EMC level drift after stress is proposed

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Mhira, Souhir. "Méthodes innovantes de gestion statique et dynamique de la fiabilité électrique des circuits CMOS M40 et 28FD sous conditions réelles d'utilisation (HTOL)". Thesis, Aix-Marseille, 2018. http://www.theses.fr/2018AIXM0129.

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Cette thèse porte sur la conception et le test des premiers circuits CMOS auto-adaptatifs nanométriques dédiés aux applications automobiles, avioniques et aérospatiales, dans des environnements à forte contrainte car soumis à des compromis entre vitesse (performance), consommation (Low Power) et vieillissement (Wearout). Des solutions innovantes ont été développées avec des boucles de régulation dynamiques pour optimiser la consommation des différents éléments (niveau de conception) et des blocs (système), tout en assurant leur bon fonctionnement. La validation des solutions a été réalisée étape par étape dans la chaîne de conception, en se concentrant d'abord sur le développement d'un premier démonstrateur en technologie CMOS (M40) 40 nm pour les applications automobiles de STMicroelectronics. Différentes manières d'anticiper les erreurs ont été comparées en conservant la détection de retard IS2M dans les chemins critiques. Une modélisation théorique des boucles de contrôle a abouti à un outil de simulation basé sur des chaînes de Markov discrètes dans le temps (DTMC). Cette modélisation a été confrontée avec succès à des mesures de silicium démontrant que les solutions sélectionnées offraient une réduction de la puissance consommée par 2 avec des performances et une fiabilité égales. Dans la dernière partie, les solutions proposees sont testees sur un demonstrateur CMOS FDSOI 28nm, afin de valider la pertinence de l'adaptation dynamique (D-ABB) dans les tensions d'alimentation et de face
This thesis deals with the design and testing of the first self-adaptive nanoscale CMOS circuits dedicated to automotive, avionics and aerospace applications, under high stress environment because they are subject to the trade-off between speed (performance), consumption (Low Power) and aging (Wearout). Innovative solutions have been developed with dynamic control loops to optimize the consumption of the various elements (design level) and blocks (system), while ensuring their smooth operation. Validation of solutions has been achieved step by step in the design chain, focusing first on the development of a first demonstrator in 40nm CMOS (M40) technology for automotive applications from STMicroelectronics. Various ways of anticipating errors were compared by retaining the IS2M (adjustable time window) delay detection in critical paths as the most efficient for optimization solutions. A theoretical modeling of the control loops has resulted in a simulation tool based on time discrete Markov chains (DTMC). This modeling was successfully confronted with silicon measurements demonstrating that the solutions selected offered a reduction in the power consumed by 2 with equal performance and reliability. In the last part, the high-level hierarchical modeling was applied on several systems / products of 28nm FDSOI CMOS nodes (28FD), in order to validate the relevance of the dynamic adaptation (D-ABB) in supply and face voltages. (VDD, VB). This allowed to prove the validity of the complete methodology by arriving at the precise statistical prediction of the reliability integrating the whole performance-consumption value chain using the advanced simulations

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Kreczanik, Paul. "Étude de la fiabilité et du vieillissement d’un système de stockage par supercondensateurs pour l’alimentation partielle et ponctuelle d’un trolleybus grâce à la récupération de l'énergie de freinage : approche du composant au système de stockage". Thesis, Lyon 1, 2011. http://www.theses.fr/2011LYO10069/document.

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Le premier objectif du projet HYBUS est d’intégrer un système de stockage par supercondensateurs dans un trolleybus permettant la récupération de son énergie de freinage afin d’assurer la continuité de l’alimentation des systèmes électriques embarqués. A terme un système de stockage plus conséquent est prévu pour permettre au trolleybus une autonomie de quelques mètres. Notre travail étudie la durée de vie de ce système. Plusieurs tests de vieillissement accéléré sur les supercondensateurs ont été mis en place au laboratoire AMPERE. Ces essais ont mis en évidence que le cyclage engendrait une forte accélération de la diminution de la capacité et de l’augmentation de la résistance série. Cependant, ces variations sont partiellement réversibles lors des phases de repos où une régénération s’opère. Une méthode se basant sur les dégradations observées en cours d’utilisation et les dégradations demeurant après régénération, a permis une mise en équation de l’évolution des paramètres internes des supercondensateurs. Un test d’endurance de systèmes complets de stockage a aussi été réalisé au laboratoire. Les résultats expérimentaux montrent une hétérogénéité du vieillissement due à l’existence d’importants gradients de température entre les composants. De ce fait, une nouvelle méthodologie d’équilibrage visant à égaliser les durées de vie de chacun des supercondensateurs a été mise au point. L’étude a donc contribué à une meilleure compréhension et évaluation du vieillissement des supercondensateurs dans le but d’améliorer la durée de vie de système de stockage de ce type. Une méthode est proposée pour estimer les dégradations en fonction des facteurs majeurs du vieillissement
The first objective of the HYBUS project is to integrate a supercapacitor storage system in a trolleybus in order to ensure the continuity of onboard electrical systems supply. The aim is to integrate an energy storage system, composed by a huge number of supercapacitors, for the recovery of the braking energy of trolleybus and allow autonomy for several meters. Our work concerns the study of the lifetime of the storage system. Several accelerated aging tests on supercapacitors were developed in the AMPERE aboratory. These tests have shown that as far as ageing are concerned; the cycling is the major responsible. However, these changes are partially reversible during the rest time when regeneration phenomena are observed. A method based on the observed damage during cycling and the damage after regeneration, leads to a formal equation for the evolution of internal parameters of supercapacitors. An endurance test of complete storage systems was also performed in the laboratory. Experimental results show the heterogeneity of aging due to the existence of significant temperature gradients between components. As a result, a new balancing strategy to equalize the lifetime of each supercapacitors has been developed. In conclusion, our study has contributed to a better comprehension and evaluation of supercapacitors aging in order to improve the lifetime of this type of energy storage system. A method for the estimation of the supercapacitor lifetime has been also proposed

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Huang, He. "Développement de modèles prédictifs pour la robustesse électromagnétique des composants électroniques". Thesis, Toulouse, INSA, 2015. http://www.theses.fr/2015ISAT0036/document.

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Un objectif important des études de la compatibilité électromagnétique (CEM) est de rendre les produits conformes aux exigences CEM des clients ou les normes. Cependant, toutes les vérifications de la conformité CEM sont appliquées avant la livraison des produits finis. Donc nous pourrions avoir de nouvelles questions sur les performances CEM des systèmes électroniques au cours de leur vie. Les comportements CEM de ces produits seront-ils toujours conformes dans plusieurs années ? Un produit peut-il garder les mêmes performances CEM pendant toute sa durée de vie ? Si non, combien de temps la conformité CEM peut-elle être maintenue ?L'étude à long terme de l'évolution des niveaux CEM, appelée "robustesse électromagnétique», est apparue ces dernières années. Les travaux précédents ont montré que la dégradation causée par le vieillissement pourrait induire des défaillances de système électronique, y compris une évolution de la compatibilité électromagnétique. Dans cette étude, l'évolution à long terme des niveaux CEM de deux groupes de composants électroniques a été étudiée. Le premier type de composant électronique est le circuit intégré. Les courants de hautes fréquences et les tensions induites au cours des activités de commutation de circuits intégrés sont responsables des émissions électromagnétiques non intentionnelles. En outre, les circuits intégrés sont aussi très souvent les victimes d'interférences électromagnétiques. Un autre groupe de composants est formé par les composants passifs. Dans un système électronique, les circuits intégrés fonctionnent souvent avec les composants passifs sur un même circuit imprimé. Les fonctions des composants passifs dans un système électronique, telles que le filtrage et le découplage, ont également une influence importante sur les niveaux de CEM.Afin d'analyser l'évolution à long terme des niveaux CEM des composants électroniques, les travaux présentés dans cette thèse ont pour objectif de proposer des méthodes générales pour prédire l'évolution dans les temps des niveaux de compatibilité électromagnétique des composants électroniques
One important objective of the electromagnetic compatibility (EMC) studies is to make the products compliant with the EMC requirement of the customers or the standards. However, all the EMC compliance verifications are applied before the delivery of final products. So we might have some new questions about the EMC performance during their lifetime. Will the product still be EMC compliant in several years? Can a product keep the same EMC performance during its whole lifetime? If not, how long the EMC compliance can be maintained? The study of the long-term EMC level, which is called “electromagnetic robustness”, appeared in the recent years. Past works showed that the degradation caused by aging could induce failures of electronic system, including a harmful evolution of electromagnetic compatibility. In this study, the long-term evolution of the EMC levels of two electronic component groups has been studied. The first electronic component type is the integrated circuit. The high-frequency currents and voltages during the switching activities of ICs are responsible for unintentional emissions or coupling. Besides, ICs are also very often the victim of electromagnetic interference. Another group of components is the passive component. In an electronic system, the IC components usually work together with the passive components at PCB level. The functions of passive components in an electronic system, such as filtering and decoupling, also have an important influence on the EMC levels.In order to analyze the long-term evolution of the EMC level of the electronic components, the study in this thesis tends to propose general predictive methods for the electromagnetic compatibility levels of electronic components which evolve with time

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Molin, Quentin. "Contribution à l’étude de la robustesse des MOSFET-SiC haute tension : Dérive de la tension de seuil et tenue aux courts-circuits". Thesis, Lyon, 2018. http://www.theses.fr/2018LYSEI111.

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Ce manuscrit est une contribution à l’étude de la fiabilité et de la robustesse des composants MOSFET sur carbure de silicium, matériau semi-conducteur grand gap qui possède des caractéristiques bien meilleures que le silicium. Ces nouveaux interrupteurs de puissances permettent d’obtenir entre autres propriétés remarquables, des fréquences de commutations et des tenues en tension plus élevées dans les systèmes de conversions de puissance. Ils sont particulièrement mis en avant depuis un peu plus d’une dizaine d’années pour les gains en performances, diminution des tailles et poids qu’ils apportent à certaines topologies de convertisseurs pour les réseaux haute tension à courant continu. Puis sont répertoriés les principaux mécanismes de défaillances de ces MOSFET SiC induits par la faiblesse de la grille. Toutes les mesures nécessaires au suivi des paramètres clés lors des prochains vieillissements sont présentées. Les résultats de nos tests sur l’instabilité de la tension de seuil sont aussi détaillés et un modèle empirique pour valider le comportement de relaxation observé est proposé. Celui-ci nous aidera par la suite à établir un protocole de mesure rigoureux de la tension de seuil. Les tests expérimentaux et résultats de vieillissement en statique et dynamique sur les composants 1,7 kV vont permettre de se rendre compte de l’importance de la dérive de la tension de seuil sur 1000 h. Dans le cas d’un vieillissement statique, il y a environ 7 % de dérive positive du VTH et un pourcentage équivalent pour les tests dynamiques. Des analyses supplémentaires (C-V et pompage de charge) sur l’oxyde de grille en cours de vieillissement sont proposées pour une meilleure compréhension des mécanismes mis en jeu dans la dégradation de l’oxyde. Enfin, les derniers tests présentés seront focalisés sur le comportement en court-circuit et courts-circuits répétitifs des mêmes composants. Avec une énergie critique évaluée autour de 1,5 J nos tests sur les MOSFET 1,7 kV montrent les limites de la robustesse de ces composants, avec une tenue en court-circuit bien inférieure à 10 µs et une incapacité à résister à plus de 150 courts-circuits successifs. L’influence de la tension entre drain et source y est notamment étudiée, et montre que l’énergie critique supportée par le composant diminue avec l’augmentation de cette tension
This manuscript is a contribution to reliability and robustness study of MOSFET components on silicon carbide “SiC”, wide band gap semiconductor with better characteristics compared to silicon “Si” material. Those new power switches can provide better switching frequencies or voltage withstanding for example in power converter. SiC MOSFET are the results of approximately 10 years of research and development and can provide increased performances and weight to some converter topology for high voltage direct current networks. Others power switches available are still introduced and an introduction to reliability is explaining why such work on this new power switches is important. Transition from Si technologies to SiC ones require a lot of work regarding its robustness. Before showing reliability and robustness results is presented I give a lot of details regarding to the measurement and monitoring of key parameters used in the next chapters. The results of our tests on the threshold voltage instability are presented and how we validated an empirical model on this drift. This was used to propose an enhanced measurement protocol on the threshold voltage. Static and dynamic experimental results presented next will show if the voltage drift during ageing is significant or not. Further analysis is proposed to add more insight on the understanding of the oxide degradation mechanisms through C-V and charge pumping measurements. Finally, the ageing results presented on 1,7 kV SiC MOSFET are focused on the short-circuit and repetitive short-circuit behavior of the same components. Drain to source voltage influence on critical energy during this particular and stressful operation mode is studied. This time, the results are worrying.The last chapter is confidential

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Belkacem-Beldi, Ghania. "Contribution à l'étude de l'effet du vieillissement de modules de puissance sur leur comportement électrothermique". Phd thesis, École normale supérieure de Cachan - ENS Cachan, 2014. http://tel.archives-ouvertes.fr/tel-01062685.

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Les travaux présentés dans cette thèse se focalisent sur l'étude de l'effet de dégradations des composants de puissance, plus particulièrement au niveau de l'environnement proche des puces (métallisations, connexions, brasures puces/DCB), sur le comportement électrique et thermique des puces ainsi que de leur assemblage. Pour ce faire nous avons cherché à étudier la répartition des courants et des températures à la surface de la puce à l'aide d'un modèle électrothermique 2D distribué. Nous avons aussi évalué l'effet de la dégradation des brasures dans le volume de l'assemblage, à l'aide cette fois d'un modèle thermique relié à la constitution de l'assemblage. La première partie de cette thèse consiste à mettre en place un modèle électrothermique distribué de puce MOSFET, qui tient compte à la fois du caractère distribué de la dissipation de la puissance et du couplage électrothermique en régime transitoire. Ce modèle électrothermique s'appuie sur un modèle électrique aux variables d'états et un modèle thermique par éléments finis couplé au modèle électrique. Les modèles électriques et thermiques ont été développés respectivement sous Matlab et sous CAST3M, et le couplage des deux modèles a été fait sous Simulink. Dans une deuxième partie, pour la validation des résultats des températures et pour l'analyse de l'effet du vieillissement et des dégradations (sur la distribution et la dynamique de température de la surface supérieure de la puce), une méthodologie de mesure rapide de température et un banc expérimental pour thermographie infrarouge ont été mis en place. Les difficultés rencontrées lors des mesures thermiques IR sous variation rapide de la température nous ont poussé à envisager d'autres méthodes d'analyse thermique. Enfin, nous avons cherché à évaluer la réponse impulsionnelle du composant testé en estimant, par des simulations thermiques, la fonction de transfert dans le domaine fréquentiel à l'aide du logiciel COMSOL Multiphysics. Nous avons également étudié la pertinence de modèles RC équivalents (réseau RC de Cauer). Ces modèles ont ensuite été utilisés pour rendre compte de différents modes de dégradation notamment cette fois au niveau des couches de brasures entre puce et DCB et entre DCB et semelle. Mots clef : Modules de puissance à semi-conducteur, Vieillissement, Métallisation, Modélisation électrothermique, Court-circuit, Distribution de courant et de température, Problème inverse, Caméra IR, Réseaux de Cauer.

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Haje, Obeid Najla. "Contribution à la détection des défauts statoriques des actionneurs à aimants permanents : Application à la détection d'un défaut inter-spires intermittent et au suivi de vieillissement". Thesis, Université de Lorraine, 2016. http://www.theses.fr/2016LORR0214/document.

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Grâce à leurs avancées techniques en termes de poids, performances et fiabilité, les machines synchrones sont de plus en plus utilisées dans le domaine de transport et en particuliers dans l’aéronautique. Les stratégies de maintenances de ces systèmes électriques sont alors indispensables afin d'éviter des surcouts liés à des temps d'arrêt non planifiés. Ce document propose une analyse des conséquences d'un défaut inter-spires intermittent naissant dans l'enroulement statorique d'une Machine Synchrone à Aimants Permanents (MSAP). Ce type de défaut correspond à l'état peu avancé d'un futur court-circuit permanent. Jusqu'à présent, les études menées se sont limitées à la détection de courts-circuits inter-spires permanents. L'objectif de cette analyse est de définir une méthode de détection de ce type de défaut qui soit facile à mettre en œuvre. A partir d'une étude analytique du courant statorique d'une MSAP contrôlée en courant en présence de court-circuit intermittent, nous avons étudié l'impact des différentes grandeurs influençant la perturbation du courant. Nous avons constaté que la forme de la perturbation créée par le défaut était toujours la même et qu'elle était la signature du défaut intermittent dans le courant. Par la suite cette étude analytique a été validée expérimentalement. Dans la partie suivante nous avons étudié la sensibilité des méthodes de détection des courts-circuits inter-spires permanents appliquées au cas du court-circuit intermittent. Ces méthodes se sont révélées inadaptées pour la détection du défaut étudié dans ce travail. Nous avons donc proposé une méthode dédiée qui est basée sur la détection de la signature du défaut et qui utilise une transformation en ondelette adaptée. Il s'agit d'une méthode de détection de forme qui permet non seulement de détecter le défaut intermittent mais aussi de le distinguer des autres types de défauts. La performance de la méthode a été validée par les résultats de simulation et de manipulation. Dans une dernière partie, une étude plus générale sur le suivi de vieillissement des enroulements est proposée. Elle est basée sur le suivi de l'évolution des courbes d'admittance hautes fréquences d'un bobinage au cours du temps en utilisant les fonctions de transfert de ce dernier
Thanks to technical advances in terms of weight, performance and reliability, synchronous machines are increasingly used in the transport field and especially in aeronautics. The maintenance strategies of these electrical systems are essential to avoid extra costs associated with unscheduled downtime. This document offers a study on the intermittent inter-turn fault occurring in the stator winding of a Permanent Magnet Synchronous Machine (PMSM) and its consequences. This type of fault correspond to the emerging state for a future permanent short circuit condition. So far, studies have been limited to the detection of continuous inter-turn short circuits. The main purpose of this analysis is to define a detection method for this type of fault easy to implement. Based on the stator current analytical study of a PMSM current controlled in presence of intermittent short circuit, we had studied the impact of different variables influencing the current disturbance. We had found that the shape of the disturbance created by the fault was always the same and that it was the fault signature in the current signal. Later this analytical study was validated experimentally. In the next part we had studied the sensitivity of continuous short circuits detection methods applied in the case of intermittent short circuit. These methods have been proved unsuitable to detect the defect studied in this work. Therefore, we had proposed a dedicated method based on the fault signature identification using an adapted wavelet transform. It is a pattern detection method able to detect the intermittent fault and to distinguish it from other types of defects. The performance of the method was validated by simulation and experimental results. In the last part, a more general study concerning the winding health monitoring is proposed. It uses transfer functions and it is based on the monitoring over time of the winding high frequencies admittance curves evolution

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Morette, Nathalie. "Mesure et analyse par apprentissage artificiel des décharges partielles sous haute tension continue pour la reconnaissance de l'état de dégradation des isolants électriques". Electronic Thesis or Diss., Sorbonne université, 2020. http://www.theses.fr/2020SORUS006.

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Le phénomène de décharges partielles (DP) est considéré comme l'une des principales causes de dégradation des matériaux isolants utilisés dans l’appareillage haute tension. La mesure de DP constitue un outil d’évaluation efficace pour le contrôle et le diagnostic des systèmes d’isolation électriques. Dans la perspective de stimuler le développement des énergies renouvelables, le transport de l’énergie électrique sous courant continu est économiquement avantageux. Cependant, la relation entre les caractéristiques des décharges partielles et l'état de dégradation de l'isolation des câbles sous haute tension continue (HVDC) n'est à ce jour, pas clairement établie. Dans cette thèse, une méthodologie a été développée pour la reconnaissance de l’état de dégradation des matériaux isolants à partir de la mesure de DP sous tension continue. Plusieurs dispositifs expérimentaux ont été conçus pour la mesure de DP au sein de différents types de câbles sous HVDC. Afin de collecter des signaux utiles au diagnostic des systèmes d’isolation, les signaux parasites doivent être éliminés. La discrimination des signaux de décharges partielles des signaux de bruit a été effectuée au sein de systèmes d’isolation électriques variés, à travers l’implémentation de méthodes d’apprentissage artificiel. Une fois les bases de données exemptes de signaux parasites, des techniques d’extraction, de classement et de sélection de variables, combinées à l’utilisation de méthodes de classification, ont été mises en œuvre pour la reconnaissance de l'état de dégradation des systèmes d'isolation électrique sous DC. Des scores de reconnaissance proches de 100% ont été obtenus
Partial discharges (PD) are one of the key drivers of degradation and ageing of insulating materials used in high-voltage switchgear. Consequently, partial discharges measurement has become an essential assessment tool for the monitoring of insulation systems. Given the continuing growth of renewable energy, the transport under direct current (DC) is economically advantageous. However, the relationship between partial discharges characteristics and the degradation of cables insulation under high voltage direct current (HVDC) remains unclear. In this work, a methodology is proposed for ageing state recognition of electrical insulation systems based on PD measurements under DC. For this purpose, original measuring devices have been developed and PD measurements were performed within different cable types under HVDC. In order to ensure a reliable monitoring and diagnosis of the insulation, noise signals must be eliminated. This thesis tackles the problem of the discrimination of partial discharge and noise signals acquired in different environments by applying machine learning methods. The techniques developed are a promising tool to improve the diagnosis of HV equipment under HVDC, where the need to discard automatically noise signals with high accuracy is of great importance. Once disturbances were eliminated from the databases, ageing state recognition was performed on different cable types. The feature extraction, ranking and selection methods, combined with classification techniques allowed to obtain recognition rates up to 100%

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Bertolini, Clément. "Estimation à haut-niveau des dégradations temporelles dans les processeurs : méthodologie et mise en oeuvre logicielle". Phd thesis, Université Sciences et Technologies - Bordeaux I, 2013. http://tel.archives-ouvertes.fr/tel-00952867.

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Actuellement, les circuits numériques nécessitent d'être de plus en plus performants. Aussi, les produits doivent être conçus le plus rapidement possible afin de gagner les précieuses parts de marché. Les méthodes rapides de conception et l'utilisation de MPSoC ont permis de satisfaire à ces exigences, mais sans tenir compte précisément de l'impact du vieillissement des circuits sur la conception. Or les MPSoC utilisent les technologies de fabrication les plus récentes et sont de plus en plus soumis aux défaillances matérielles. De nos jours, les principaux mécanismes de défaillance observés dans les transistors des MPSoC sont le HCI et le NBTI. Des marges sont alors ajoutées pour que le circuit soit fonctionnel pendant son utilisation, en considérant le cas le plus défavorable pour chaque mécanisme. Ces marges deviennent de plus en plus importantes et diminuent les performances attendues. C'est pourquoi les futures méthodes de conception nécessitent de tenir compte des dégradations matérielles en fonction de l'utilisation du circuit. Dans cette thèse, nous proposons une méthode originale pour simuler le vieillissement des MPSoC à haut niveau d'abstraction. Cette méthode s'applique lors de la conception du système c.-à-d. entre l'étape de définition des spécifications et la mise en production. Un modèle empirique permet d'estimer les dégradations temporelles en fin de vie d'un circuit. Un exemple d'application est donné pour un processeur embarqué et les résultats pour un ensemble d'applications sont reportés. La solution proposée permet d'explorer différentes configurations d'une architecture MPSoC pour comparer le vieillissement. Aussi, l'application la plus sévère pour le vieillissement peut être identifiée.

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Chakraborty, Ashutosh. "Mechanical stress and circuit aging aware VLSI CAD". Thesis, 2010. http://hdl.handle.net/2152/ETD-UT-2010-12-2459.

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With the gradual advance of the state-of-the-art VLSI manufacturing technology into the sub-45nm regime, engineering a reliable, high performance VLSI chip with economically attractive yield in accordance with Moore's law of scaling and integration has become extremely difficult. Some of the most serious challenges that make this task difficult are: a) the delay of a transistor is strongly dependent on process induced mechanical stress around it, b) the reliability of devices is affected by several aging mechanisms like Negative Bias Temperature Instability (NBTI), hot carrier injection (HCI), etc and c) the delay and reliability of any device are strongly related to lithographically drawn geometry of various features on wafer. These three challenges are the main focus of this dissertation. High performance fabrication processes routinely use embedded silicon-germanium (eSiGe) technology that imparts compressive mechanical stress to PMOS devices. In this work, cell level timing models considering flexibility to modulate active area to change mechanical stress, were proposed and exploited to perform timing optimization during circuit placement phase. Analysis of key physical synthesis optimization steps such as gate sizing and repeater insertion was done to understand and exploit mechanical stress to significantly improve delay of interconnect and device dominated circuits. Regarding circuit reliability, the proposed work is focused on reducing the clock skew degradation due to NBTI effect specially due to the use of clock gating technique for achieving low power operation. In addition, we also target the detrimental impact of burn-in testing on NBTI. The problem is identified and a runtime technique to reduce clock skew increase was proposed. For designs with predictable clock gating activities, a zero overhead design time technique was proposed to reduce clock skew increase over time. The concept of using minimum degradation input vector during static burn-in testing is proposed to reduce the impact of burn-in testing on parametric yield. Delay and reliability strongly depend on dimension of various features on the wafer such as gate oxide thickness, channel length and contact position. Increased variability of these dimensions can severely restrict ability to analyze or optimize a design considering mechanical stress and circuit reliability. One key technique to control physical variability is to move towards regular fabrics. However, to make implementation on regular fabrics attractive, high quality physical design tools need to be developed. This dissertation proposes a new circuit placement algorithm to place a design on a structured ASIC platform with strict site and clock constraints and excellent overall wirelength. An algorithm for reducing the clock and leakage power dissipation of a structured ASIC by reducing spine usage is then proposed to allow lower power dissipation of designs implemented using structured ASICs.
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"Compact Modeling and Simulation for Digital Circuit Aging". Doctoral diss., 2012. http://hdl.handle.net/2286/R.I.15820.

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abstract: Negative bias temperature instability (NBTI) is a leading aging mechanism in modern digital and analog circuits. Recent NBTI data exhibits an excessive amount of randomness and fast recovery, which are difficult to be handled by conventional power-law model (tn). Such discrepancies further pose the challenge on long-term reliability prediction under statistical variations and Dynamic Voltage Scaling (DVS) in real circuit operation. To overcome these barriers, the modeling effort in this work (1) practically explains the aging statistics due to randomness in number of traps with log(t) model, accurately predicting the mean and variance shift; (2) proposes cycle-to-cycle model (from the first-principle of trapping) to handle aging under multiple supply voltages, predicting the non-monotonic behavior under DVS (3) presents a long-term model to estimate a tight upper bound of dynamic aging over multiple cycles, and (4) comprehensively validates the new set of aging models with 65nm statistical silicon data. Compared to previous models, the new set of aging models capture the aging variability and the essential role of the recovery phase under DVS, reducing unnecessary guard-banding during the design stage. With CMOS technology scaling, design for reliability has become an important step in the design cycle, and increased the need for efficient and accurate aging simulation methods during the design stage. NBTI induced delay shifts in logic paths are asymmetric in nature, as opposed to averaging effect due to recovery assumed in traditional aging analysis. Timing violations due to aging, in particular, are very sensitive to the standby operation regime of a digital circuit. In this report, by identifying the critical moments in circuit operation and considering the asymmetric aging effects, timing violations under NBTI effect are correctly predicted. The unique contributions of the simulation flow include: (1) accurate modeling of aging induced delay shift due to threshold voltage (Vth) shift using only the delay dependence on supply voltage from cell library; (2) simulation flow for asymmetric aging analysis is proposed and conducted at critical points in circuit operation; (3) setup and hold timing violations due to NBTI aging in logic and clock buffer are investigated in sequential circuits and (4) proposed framework is tested in VLSI applications such DDR memory circuits. This methodology is comprehensively demonstrated with ISCAS89 benchmark circuits using a 45nm Nangate standard cell library characterized using predictive technology models. Our proposed design margin assessment provides design insights and enables resilient techniques for mitigating digital circuit aging.
Dissertation/Thesis
Ph.D. Electrical Engineering 2012

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Ho, Jung-Sung y 何融松. "Analysis of Controlling Circuit Aging with Input Vector Control". Thesis, 2010. http://ndltd.ncl.edu.tw/handle/75882243465150084938.

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Leong, Weng-Hang y 梁詠鏗. "Aging tolerance design for flip-flop-based sequential circuit". Thesis, 2017. http://ndltd.ncl.edu.tw/handle/egkcyw.

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碩士
國立交通大學
資訊科學與工程研究所
105
Circuit performance has been a key design constraint for over a decade. Time borrowing/stealing of clock tree/network optimization was proposed for improving the overall performance in terms of clock period. In addition, aging effects reveal themselves as gate delays increase, which cause circuit timing changed. In this paper, we propose to improve performance of a sequential circuit for specific circuit lifetime. The proposed methodology is to tolerant aging by inserting reliability improvement units – duty cycle con-verters (DCCs) into the clock tree of a sequential circuit. DCCs control the aging-induced clock skew (AICS) by manipulating Bias Temperature Insta-bility (BTI)-induced aging behavior of clock buffers in clock tree/network. By the technique of time borrowing/stealing, circuit performance can be im-proved by lowering the clock period of the sequential circuit. Our objective is to improve clock period by time borrowing/stealing taking advantage of AICS. A lifetime spec (e.g. 10 years) and the aging model of a circuit are given. Furthermore, we try to add the work of clock buffer duplications and considering paths which connect to input port or output port.

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Chen, Jing-Yuan y 陳靜圓. "Aging Induced Changes in Brain Structure and Aging Effect on Cortical Activity while Circuit Turning". Thesis, 2015. http://ndltd.ncl.edu.tw/handle/96615682406960195004.

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碩士
國立陽明大學
物理治療暨輔助科技學系
103
Background: In the process of aging involves many domains, including changes in brain structures. Aging results in declined efficiency of signal transmission on neural network, and it may further impact on functional performance. Many lines of evidence suggested that premotor cortex, prefrontal cortex and supplementary motor area have increased activity while walking. Functional near-infrared spectroscopy can detect the changes of oxygenated hemoglobin and deoxygenated hemoglobin concentration while conducting dynamic tasks. Increasing oxygenated hemoglobin or decreasing deoxygenated hemoglobin is the predictor of cortical activity. Furthermore, turning is an important functional ambulation task in our daily living. Past studies mostly investigated on motor analysis. There are still unclear about cortical activity while turning. Turning is a complicate and difficult walking task. It needs sufficient coordination of whole body and balance control. As a result, turning may evoke higher cortical activation to accomplish the motion. However, it is still unknown about the effects of aging induced brain changes on turning performance. Purpose: To investigate aging induced changes in brain structure and aging Effect on cortical activity while circuit turning. Methods: Twenty-five healthy young adults and eighteen healthy older adults were recruited in the present study. All participants had to perform three tasks, including straight walking, clockwise circuit turning, and counter-clockwise circuit turning with both comfortable walking speed and the fastest speed. Brain activation was measured during walking and turning using functional near-infrared spectroscopy to monitor the hemodynamic response over bilateral premotor areas, prefrontal areas and supplementary motor areas. Gait parameters including speed and cadence were also collected. T1 weighted image and diffused tensor image was collect by 3T Siemens Tim trio magnetic resonance scanner for quantifying gray matter volume and integrity of white matter. Statistical analysis: Data were analyzed with SPSS 19.0 software. Independent-t test or Chi-square test was used to compare the basic data of participants. The significant level was set at 0.05. The comparison of turning effect to changes on cortical activity on each channel was analyzed by independent-t sample test and Bonferroni correction was used to adjust the significant level to 0.0035. Independent-t test was used to analyze gait parameters. A p value of less than 0.05 was considered to indicate statistical significance. Result: Gray matter volume of older adults over bilateral frontal lobes, precentral cortexs and middle cingulate gyrus was significant less than that of young adults. The older adults have relatively less change value of deoxygenated hemoglobin than young adults over right prefrontal cortex and bilateral premotor cortex while clockwise circuit turning with comfortable speed. The older adults have relatively less change value of deoxygenated hemoglobin than young adults over the right prefrontal cortex, bilateral premotor cortex and left supplementary motor areas while counter-clockwise circuit turning with comfortable speed. In the fastest speed, turning evoke relatively higher cortical activity changes over bilateral premotor cortex, bilateral supplementary motor areas in the young adults. While conducting counter-clockwise turning with the fastest speed, older adults have less changes on speed comparing with young adults. Conclusion: Turning evoked relatively higher cortical activity over prefrontal cortex, supplementary motor area and premotor cortex among young adults. The older adults have decreased gray matter volume which may lead to inability to evoke higher cortical activity while turning.

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Choonhapran, Phuwanart. "Applications of High Voltage Circuit-Breakers and Development of Aging Models". Phd thesis, 2008. https://tuprints.ulb.tu-darmstadt.de/930/1/Choonhapran_Dissertation.pdf.

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Resumen

The main objectives of this thesis were to analyze the risks of HV circuit-breakers, develop the probabilistic models, breakdown the cost structure and establish the improved maintenance strategies. Normally, HV circuit-breakers have been maintained by using manufacturers’ guidelines and experiences of operators. It is not well proved that such maintenance programs are effective regarding costs and performance. Although there are many literatures introducing the optimal maintenance for HV circuit-breakers, most of them propose only the ideas and mathematical models without the reference from the failure database. In this context it was challenging to design and investigate reliability and maintenance strategies in connection with the failure database. This thesis was constructed of three main parts to handle such problems. In the first part, the failure modes and effects analysis method was applied to determine the risks of components of HV circuit-breakers. The second part was to develop the probabilistic models to investigate the reliability of HV circuit-breakers and failure development. In the last part the cost structure of HV circuit-breakers was determined. In addition, the optimal maintenance strategies during useful and wear-out period were established. The failure database of HV circuit-breakers collected by the Institute of Power Systems, Darmstadt University of Technology had been implemented in all parts.

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Qui, Nguyen Cao y 阮貴曹. "On the Applications of Delta Circuit Model for the Analysis of Process Variation and Aging Effects in Analog Circuits". Thesis, 2017. http://ndltd.ncl.edu.tw/handle/6s75eg.

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博士
國立中央大學
電機工程學系
106
As devices continue to shrink, the process variation and aging effects have increasing impacts on the circuit yield and reliability, particularly for analog circuits. If those non-ideal effects can be considered in early design stages, the re-design and re-spin costs can be significantly reduced. Traditional simulation-based methods to deal with the problems can achieve a high accuracy, but the simulation cost is very expensive. Thus, a new simulation-based analysis method that considers the process variation and aging effects is proposed, which can keep the cost at a reasonable scale while maintaining high accuracy. First, the delta circuit model is improved with a set of basic delta devices for circuit simulation. By using the delta circuit model, simulation speed can be improved automatically due to the dynamic step control in transient analysis. In order to further improve the efficiency while combining the delta circuit model and QMC sampling, a cluster-based delta-QMC technique is proposed in this dissertation to reduce the delta change in each sample. Experimental results indicate that the proposed approach can increase simulation speed by two orders of magnitude with almost the same accuracy, which significantly improves the efficiency of yield analysis. Second, an incremental simulation technique based on delta model is proposed to improve the simulation speed of lifetime yield analysis while maintaining the analysis accuracy. Because aging is often a gradual process, the proposed incremental technique is effective for reducing the simulation time. For yield analysis with degraded performance, this incremental technique also reduces the simulation time because each sample is the same circuit with small parameter changes in the Monte Carlo analysis. When the proposed dynamic aging sampling technique is employed, 50X speedup can be obtained with maximum estimation error of 1%, which considerably improves the efficiency of lifetime yield analysis.

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Tesis sobre el tema "Circuit aging"

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