Thèses sur le sujet « PCoC - Puissance Chip on Chip »

Cette thèse étudie les possibilités de réduction des interférences électromagnétiques pour les convertisseurs d'électroniques de puissance utilisant des transistors GaN dans trois domaines principaux: la stratégie de contrôle, la conception des circuits imprimés ainsi que l'agencement des composants de puissance et les éléments magnétiques à haute fréquence. Sur la base d'un convertisseur Buck, l’impact de la contribution de la commutation dure et douce sur le bruit conduit généré (mode commun (CM) et mode différentiel (DM)) a été étudiée. L'effet positif de la commutation douce sur la réduction des perturbations CEM dans une gamme de fréquence spécifique a été démontré. L'impact des attributs de la conception de l'agencement a également été observé et la nécessité de l'optimiser a été soulignée. Ensuite, une étude détaillée de l'identification des éléments parasites dans un seul bras d'onduleur est présentée. Des domaines spécifiques de préoccupation ont été détaillés et examinés plus loin dans la thèse. Le flux de travail de simulation développé dans Digital Twin utilisé pour étudier l'impact des éléments de disposition individuels sur la CEM est présenté. Le banc d'essai de laboratoire utilisé pour les mesures CEM est également présenté, ainsi qu'une description des précautions nécessaires. En outre, les deux concepts clés mis en œuvre dans l'agencement - le blindage et le Power-Chip-on-Chip (PCoC) - sont présentés. Leur efficacité dans la réduction des interférences électromagnétiques de près de 20~dB a été confirmée par la simulation et l'expérimentation. Enfin, le concept d'inducteur intégré est présenté, qui peut être mis en œuvre en même temps que les solutions précédentes. L'efficacité d'un inducteur intégré planaire connecté au point central du pont a été démontrée par des études de simulation. La méthode de l'auteur pour identifier l'impédance de l'inducteur intégré et les principaux éléments parasites (en termes de CEM) a également été développée et présentée en détail. En conclusion, ce travail présente une série de solutions qui réduisent de manière significative l'EMI dans les convertisseurs à base de GaN, qui ont été validées par simulation et expérience et qui peuvent être appliquées à tous les types de convertisseurs électroniques de puissance<br>The thesis investigates the possibility of EMI mitigation for power electronic converters with GaN transistors in three key areas: control strategy, layout design, and integrated magnetic filter. Based on a Buck converter, the contribution of hard and soft switching to the generated conducted noise (Common Mode (CM) and Differential Mode (DM)) has been investigated. The positive effect of soft switching on EMI reduction in a specific frequency range was demonstrated. The impact of layout design attributes was also observed and the need to optimize it was highlighted. Next, a detailed study of the identification of parasitic elements in a single inverter leg is presented. Specific areas of concern were detailed and considered later in the thesis. The developed simulation workflow in Digital Twin used to study the impact of individual layout elements on EMC is presented. The laboratory test bench used for EMC measurements is also presented, together with a description of the necessary experimental precautions. Furthermore, the two key concepts implemented in the layout - shielding and Power-Chip-on-Chip (PCoC) - are presented. Their effectiveness in reducing EMI by almost 20~dB was confirmed by simulation and experiment. Finally, the Integrated Inductor concept is presented, which can be implemented together with the previous solutions. The effectiveness of a planar Integrated Inductor connected to the middle point of the bridge was demonstrated by simulation studies. The author's method for identifying the impedance of the Integrated Inductor and the key parasitic elements (in terms of EMC) has also been developed and presented in details. In conclusion, the work presents a series of solutions that significantly reduce EMI in GaN-based converters, which have been validated by simulation and experiment and can be applied to all types of power electronic converters

Ces travaux se rapportent à l'étude de transistors HEMTs GaN pour l'amplification de puissance hyperfréquence. L'analyse des caractéristiques des matériaux grand gap, et plus précisément du GaN, est réalisée afin de mettre en évidence leur intérêt pour des applications d'amplification de puissance large bande. Des résultats de caractérisation et modélisation électrique de composants sont présentés. Par la suite, la méthode de modélisation hybride de composant est exposée et mise en œuvre sur différentes topologies et montages de HEMTs GaN. La finalité de ces travaux concerne la conception d'amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, reportés en flip-chip sur un substrat d'AlN. Il s'agit d'un premier pas vers le MMIC GaN étant donné que des capacités et résistances sont intégrées sur la puce de GaN. L'une des versions permet d'atteindre 10W sur la bande 4-18GHz avec une PAE associée de 20% à 2dB de compression<br>This work deals with the characterization of GaN HEMTs for RF power applications. In a first step, the properties of wide band-gap materials, and especially the GaN material, are analyzed in order to highlight their capabilities for wide band power amplifiers application. Results on characterization and linear/non-linear electrical and electromagnetic simulations, is exposed and applied to analyze different topologies and mountings of GaN HEMTs. This work is finalized with the design of wide band power amplifiers, showing a distributed architecture of cascode cells using GaN HEMTs and flip-chip mounted onto an AlN substrate. It appears as the first step toward GaN MMIC designs as capacitors and resistors are implemented on the GaN die. One version allows obtaining 10W over a 4 to 18GHz bandwidth, with an associated PAE of 20% at 2dB compression input power

Les réseaux sur puces (SoCs - Networks-on-chip) sont apparus durant la dernière décennie en tant que solution flexible et efficace pour interconnecter le nombre toujours croissant d'éléments inclus dans les systèmes sur puces (SoCs - Systems-on-chip). Les réseaux sur puces sont en mesure de répondre aux besoins grandissants en bande-passante et en scalabilité tout en respectant des contraintes fortes de performances. Cependant, ils sont habituellement caractérisés par un grand nombre de paramètres architecturaux et d'implémentation qui forment un vaste espace de conception. Dans ces conditions, trouver une architecture de NoC adaptée aux besoins d'une plateforme précise est un problème difficile. De plus, la plupart des grands choix architecturaux (topologie, routage, qualité de service) sont généralement faits au niveau architectural durant les premières étapes du flot de conception, mais mesurer les effets de ces décisions majeures sur les performances finales du système est complexe à un tel niveau d'abstraction. Les analyses statiques (méthodes non basées sur des simulations) sont apparues pour répondre à ce besoin en méthodes d'estimations des performances des SoCs fiables et disponibles rapidement dans le flot de conception. Au vu du haut niveau d'abstraction utilisé, il est irréaliste de s'attendre à une estimation précise des performances et coûts de la puce finale. L'objectif principal est alors la fidélité (caractérisation des grandes tendances d'une métrique permettant une comparaison équitable des alternatives) plutôt que la précision. Cette thèse propose une méthodologie de modélisation pour concevoir des analyses statiques des coûts des composants des NoCs. La méthode proposée est principalement orientée vers la généralité. En particulier, aucune hypothèse n'est faite ni sur le nombre de paramètres des composants ni sur la nature des dépendances de la métrique considérée sur ces mêmes paramètres. Nous sommes alors en mesure de modéliser des composants proposant des millions de possibilités de configurations (ordre de 1e+30 possibilités de configurations) et d'estimer le coût de réseaux sur puce composés d'un grand nombre de ces composants au niveau architectural. Il est complexe de modéliser ce type de composants avec des modèles analytiques expérimentaux à cause du trop grand nombre de possibilités de configurations. Nous proposons donc un flot entièrement automatisé qui peut être appliqué tel quel à n'importe quelles architectures et technologies. Le flot produit des prédicteurs de coûts des composants des réseaux sur puce capables d'estimer les différentes métriques pour n'importe quelles configurations de l'espace de conception en quelques secondes. Le flot conçoit des modèles analytiques à grains fins sur la base de résultats obtenus au niveau porte et d'une méthode d'apprentissage automatique. Il est alors capable de concevoir des modèles présentant une meilleure fidélité que les méthodes basées uniquement sur des théories mathématiques tout en conservant leurs qualités principales (basse complexité, disponibilité précoce). Nous proposons d'utiliser une méthode d'interpolation basée sur la théorie de Kriging. La théorie de Kriging permet de minimiser le nombre d'exécutions du flot d'implémentation nécessaires à la modélisation tout en caractérisant le comportement des métriques à la fois localement et globalement dans l'espace. La méthode est appliquée pour modéliser la surface logique des composants clés des réseaux sur puces. L'inclusion du trafic dans la méthode est ensuite traitée et un modèle de puissance statique et dynamique moyenne des routeurs est conçu sur cette base<br>In the last decade, Networks-on-chip (NoCs) have emerged as an efficient and flexible interconnect solution to handle the increasing number of processing elements included in Systems-on-chip (SoCs). NoCs are able to handle high-bandwidth and scalability needs under tight performance constraints. However, they are usually characterized by a large number of architectural and implementation parameters, resulting in a vast design space. In these conditions, finding a suitable NoC architecture for specific platform needs is a challenging issue. Moreover, most of main design decisions (e.g. topology, routing scheme, quality of service) are usually made at architectural-level during the first steps of the design flow, but measuring the effects of these decisions on the final implementation at such high level of abstraction is complex. Static analysis (i.e. non-simulation-based methods) has emerged to fulfill this need of reliable performance and cost estimation methods available early in the design flow. As the level of abstraction of static analysis is high, it is unrealistic to expect an accurate estimation of the performance or cost of the chip. Fidelity (i.e. characterization of the main tendencies of a metric) is thus the main objective rather than accuracy. This thesis proposes a modeling methodology to design static cost analysis of NoC components. The proposed method is mainly oriented towards generality. In particular, no assumption is made neither on the number of parameters of the components nor on the dependences of the modeled metric on these parameters. We are then able to address components with millions of configurations possibilities (order of 1e+30 configuration possibilities) and to estimate cost of complex NoCs composed of a large number of these components at architectural-level. It is difficult to model that kind of components with experimental analytical models due to the huge number of configuration possibilities. We thus propose a fully-automated modeling flow which can be applied directly to any architecture and technology. The output of the flow is a NoC component cost predictor able to estimate a metric of interest for any configuration of the design space in few seconds. The flow builds fine-grained analytical models on the basis of gate-level results and a machine-learning method. It is then able to design models with a better fidelity than purely-mathematical methods while preserving their main qualities (i.e. low complexity, early availability). Moreover, it is also able to take into account the effects of the technology on the performance. We propose to use an interpolation method based on Kriging theory. By using Kriging methodology, the number of implementation flow runs required in the modeling process is minimized and the main characteristics of the metrics in space are modeled both globally and locally. The method is applied to model logic area of key NoC components. The inclusion of traffic is then addressed and a NoC router leakage and average dynamic power model is designed on this basis

Ces travaux de recherche se rapportent à l'étude de transistors HEMTs en Nitrure de Gallium pour l'amplification de puissance micro-onde. Une étude des caractéristique des matériaux grand gap et plus particulièrement du GaN est réaliséé afin de mettre en exergue l'adéquation de leurs propriétés pour les applications de puissance hyperfréquence telle que l'amplification large bande. Dans ce contexte, des résultats de caractérisations et modélisations électriques de composants passifs et actifs sont présentés. Les composants passifs dédiés aux conceptions de circuits MMIC sont décrits et différentes méthodes d'optimisation que ce soit au niveau électrique ou électromagnétique sont explicitées. Les modèles non linéaires de transistors impliqués dans nos conceptions sont de même détaillés. Le fruit de ces travaux concerne la conception d'amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, l'un étant reportés en flip-chip sur un substrat d'AlN, le second en technologie MMIC. La version MMIC permet d'atteindre 6.3W sur la bande 4-18GHz à 2dB de compression. Ces résultats révèlent les fortes potetialités attendues des composants HEMTs GaN.

Ces travaux de recherche se rapportent à l’étude de transistors HEMTs en Nitrure de Gallium pour l’amplification de puissance micro-onde. Une étude des caractéristiques des matériaux grand gap et plus particulièrement du GaN est réalisée afin de mettre en exergue l’adéquation de leurs propriétés pour des applications de puissance hyperfréquence telle que l’amplification large bande. Dans ce contexte, des résultats de caractérisations et modélisations électriques de composants passifs et actifs sont présentés. Les composants passifs dédiés aux conceptions de circuits MMIC sont décrits et différentes méthodes d’optimisation que ce soit au niveau électrique ou électromagnétique sont explicitées. Les modèles non linéaires de transistors impliqués dans nos conceptions sont de même détaillés. Le fruit de ces travaux concerne la conception d’amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, l’un étant reportés en flip-chip sur un substrat d’AlN, le second en technologie MMIC. La version MMIC permet d’atteindre 6. 3W sur la bande 4-18GHz à 2dB de compression. Ces résultats révèlent les fortes potentialités attendues des composants HEMTs GaN<br>The aim of this study is to assess the potentialities of HEMTs AlGaN/GaN transistors for RF power applications. The properties of wide band-gap materials and especially the GaN material are analysed in order to highlight their capabilities for applications to wideband power amplifiers. Modeling of passive components is explained and the design guide library on SiC substrate is implemented. Characterization results as well as linear and nonlinear simulations are presented on devices and circuits. The results of this work give concrete expression to the design of wideband power amplifiers showing a distributed architecture of cascode cells using GaN HEMTs, the first one flip-chip mounted onto an AlN substrate and the second one in MMIC technology. One MMIC version allows to obtain 6. 3W over a 4 to 18GHz bandwidth at 2dB compression input power. These results bring to light famous potentialities assigned to HEMTs GaN components

De nos jours, la durée de vie des modules d’électronique de puissance est désormais limitée par les technologies standards de conditionnement, telles que le câblage par fils et le brasage. Ainsi une optimisation des technologies actuellement employées n’est pas suffisante pour satisfaire les futures exigences de fiabilité. Pour dépasser ces limites, un nouveau module de puissance remplaçant les fils de connexion par des clips en cuivre a été développé. Ce design innovant vise à améliorer la fiabilité du module puisqu’il empêche la dégradation des fils de connexion, constituant bien souvent la principale source de défaillance. La contrepartie de ce gain de fiabilité réside dans la complexification de la structure interne du module. En effet, l’emploi d’un clip en cuivre nécessite une brasure supplémentaire fixant le clip à la puce. Ainsi, le comportement thermomécanique et les différents modes de rupture auxquels le composant est soumis lors de son utilisation doivent être caractérisés. Cette étude utilise la simulation numérique pour analyser avec précision le comportement de chaque couche de matériaux lors des cycles actifs de puissance. De plus, une étude de sensibilité à la fois expérimentale et numérique concernant les paramètres de tests est réalisée. Les zones critiques du module ainsi que les combinaisons critiques des paramètres de tests pour les différents modes de rupture sont mis en évidence. Par ailleurs, une analyse en mécanique de la rupture est conduite et la propagation des fissures à différentes zones clés est analysée en fonction des différents paramètres de tests. Les résultats obtenus permettent la définition de modèles de prédiction de durée de vie<br>Today a point has been reached where safe operation areas and lifetimes of power modules are limited by the standard packaging technologies, such as wire bonding and soft soldering. As a result, further optimization of used technologies will no longer be sufficient to meet future reliability requirements. To surpass these limits, a new power module was designed using Cu clips as interconnects instead of Al wire bonds. This new design should improve the reliability of the module as it avoids wire bond fatigue failures, often the root cause of device failures. The counterpart for an improved reliability is a quite complicated internal structure. Indeed, the use of a Cu clip implies an additional solder layer in order to fix the clip to the die. The thermo-mechanical behavior and failure mechanisms of such a package under application have to be characterized. The present study takes advantage of numerical simulations to precisely analyze the behavior of each material layer under power cycling. Furthermore an experimental and numerical sensitivity study on tests parameters is conducted. Critical regions of the module are pointed out and critical combinations of tests parameters for different failure mechanisms are highlighted. Then a fracture mechanics analysis is performed and the crack growth at different locations is analyzed in function of different tests parameters. Results obtained enable the definition of lifetime prediction models