Дисертації з теми "Circuits électroniques – Fiabilité – Simulation par ordinateur"

Les événements singuliers proviennent de l'interaction d'une particule énergétique avec un circuit microélectronique. Ces perturbations peuvent modifier d'une manière imprévue le fonctionnement du circuit et introduire des fautes. La sensibilité des circuits augmentant à chaque nouvelle génération technologique, il devient nécessaire de disposer d'outils spécifiques pour la conception des circuits durcis face aux événements singuliers. Les travaux de cette thèse visent à étendre la compréhension de ces phénomènes et à proposer des outils CAO pour faciliter l'analyse de ces problèmes dans les circuits actuels. Nous avons développé des méthodologies pour l'analyse du comportement des cellules de la bibliothèque standard et des outils pour la simulation accélérée des fautes et pour l'évaluation probabiliste des effets singuliers. Les résultats fournis par ces outils vont permettre aux concepteurs d'évaluer et de choisir des méthodes adéquates pour améliorer la fiabilité des circuits intégrés
Single Events (SE) are produced by the interaction of charged particles with the transistors of a microelectronic circuit. These perturbations may alter the functioning of the circuit and cause logic faults and errors. As the sensitivity of circuits increases for each technological evolution, specific tools are needed for the design of hardened circuits. This thesis aims at furthering the comprehension of the phenomena and proposes EDA tools to help the analysis of these problems in today's ICs. We have developed methodologies for the characterization of the cells from the standard library and tools for accelerated fault simulation and probabilistic analysis of single events. The results provided by these tools allow the designer to correctly evaluate the sensitivity of his design and select the most adequate methods to improve the reliability of ICs

Cette étude constitue une contribution dans un grand projet européen dénommé : 3DICE (3D Integration of Chips using Embedding technologies). La fiabilité mécanique et thermomécanique des composants 3D a été étudiée par des essais normalisés et des simulations numériques. L’essai de chute et le cyclage thermique ont été sélectionnés pour la présente étude. Des analyses de défaillance sont menées pour compléter les approches expérimentales. Les propriétés mécaniques des éléments constituant les composants ont fait l’objet d’une compagne de caractérisation complétée par des recherches bibliographiques. Les simulations numériques, dynamiques transitoires pour l’essai de chute et thermomécanique pour l’essai de cyclage thermique, ont été réalisées pour une estimation numérique de la tenue mécanique des composants. Les modèles numériques sont utilisés pour optimiser le design des composants et prédire les durées de vie en utilisant un modèle de fatigue
This work establishes a contribution in an important European project mentioned 3DICE (3D Integration of Chips using Embedding technologies). The mechanical and thermomechanical reliability of 3D microelectronic components are studied by employing standardized tests and numerical modeling. The board level drop test and thermal cycling reliability tests are selected for this study. Failures analysis has been used to complete the experimental study. The mechanical properties of elements constituting the microelectronic components were characterized using DMA, tensile test and nanoindentation. Bibliographical researches have been done in order to complete the materials properties data. Numerical simulations using submodeling technique were carried out using a transient dynamic model to simulate the drop test and a thermomechanical model for the thermal cycling test. Numerical results were employing in the design optimization of 3D components and the life prediction using a fatigue model

La conception actuelle des circuits intégrés exige une modélisation donnant une bonne représentation fonctionnelle des composants dans leur environnement. Vu la taille et la complexité croissante des circuits, il faut pallier les temps de simulation devenus de plus en plus longs (PSpice, SABER) tout en évitant les problèmes de convergence. Il est donc nécessaire d'établir des modèles comportementaux représentatifs et rapides. Pour cela, on choisit d'élaborer une bibliothèque de macromodèles analogiques généraux (paramétrables) pour chacune des briques de base (miroirs de courant et différentiels). Ces modèles, valables quelle que soit la zone de fonctionnement, sont communs aux deux technologies (bipolaire et unipolaire). Cette dualité a, d'une part, un caractère pédagogique et permet, d'autre part, de concevoir plus facilement des circuits associant les deux technologies, permettant ainsi de tirer le meilleur parti de chacune d'entre elles (technologie BicMOS). On choisit de réaliser ces modèles sur plusieurs niveaux afin d'optimiser de façon plus structurée les fonctions réalisées. Tout d'abord au niveau du transistor, par l'établissement d'un macromodèle commun à l'ensemble des transistors et qui tient compte de la complémentarité (Tn et Tp). Ensuite, par l'extrapolation de cette analyse au niveau de la brique de base ; en premier lieu, en considérant le composant comme idéal (CAI, analyse au premier ordre), puis en introduisant les effets du second ordre (CAR). Enfin, en prenant en compte l'influence de la dispersion (relative et absolue) des principaux paramètres des transistors sur ces briques de base, faisant ainsi écho aux problèmes actuels de norme et de qualité. Ceci permet de prévoir et d'expliquer les répercussions que peut entraîner la dispersion de ces paramètres aussi bien au niveau de la brique de base qu'à des niveaux plus élevés dans le circuit. Enfin, cette modélisation multi-niveaux pourrait s'étendre à des formes plus complexes (étude du BOTA).

Ce travail presente une technique de modelisation des composants electroniques, destinee a optimiser la simulation des circuits electriques utilisant les methodes dites conventionnelles. Cette optimisation consiste en une meilleure adequation de la fonction de simulation aux besoins de l'utilisateur et a l'etat de ses connaissances quant aux composants mis en jeu (parametres physiques et electriques) et un gain de temps par le bais d'un allegement des structures descriptives du circuit et des calculs de resolution. Elle est realisee par l'introduction de modeles d'ordres variables, c'est-a-dire de complexite et de precision variables, et par une technique de modelisation par zones d'etat, c'est-a-dire qu'un meme composant, a un niveau de complexite donne, sera modelise par une structure differente selon la zone de fonctionnement ou il se trouve. Le choix de l'ordre du modele sera laisse a l'utilisateur, tandis que le changement de zone d'etat et donc de structure du modele releve d'un automatisme du logiciel de simulation

Cette thèse porte sur le thème général de la fiabilité des circuits microélectroniques. Le but de notre travail fut de développer un outil de simulation multi-physiques pour la conception des circuits intégrés fiables qui possède les caractéristiques innovatrices suivantes : • (i) L’intégration dans un environnement de conception microélectronique standard, tel que l’environnement Cadence® ; • (ii) La possibilité de simulation, sur de longues durées, du comportement des circuits CMOS analogiques en tenant compte du phénomène de vieillissement ; • (iii) La simulation de plusieurs physiques (électrique-thermique-mécanique) couplées dans ce même environnement de CAO en utilisant la méthode de simulation directe. Ce travail de thèse a été réalisé en passant par trois grandes étapes traduites par les trois parties de ce manuscrit
This thesis was carried out under the theme of the microelectronics Integrated Circuits Reliability. The aim of our work was to develop a multi-physics simulation tool for the design of reliable integrated circuits. This tool has the following innovative features : • (i) The integration in a standard microelectronics design environment, such as the Cadence® environment ;• (ii) The possibility of efficient simulation, over long periods, of analog CMOS circuits taking into account the aging henomenon ; • (iii) The simulation of multiple physical behaviours of ICs (electrical-thermalmechanical) coupled in the same environment using the direct simulation method. This work was carried out through three main stages detailed in the three parts of this Manuscript

Cette thèse traite de l'élaboration et de l'évaluation d'une méthodologie d'intégration des équipements électroniques dans la modélisation CEM de l'architecture électrique en amont dans la conception des véhicules. L'approche proposée a pour principe de dissocier la modélisation d'un équipement en deux parties complémentaires mettant en jeu constructeur automobile et équipementier. La faisabilité de cette modélisation a préalablement nécessité de caractériser l'interaction entre l'équipement et la caisse du véhicule. En outre, les différents facteurs influant sur la validité du modèle ont été examinés, ainsi que le degré de précision à lui accorder. Ce dernier aspect a été envisagé en tenant compte de la globalité du système, notamment de la variabilité introduite par l'entrelacement aléatoire du faisceau de câbles. Enfin, la démarche proposée a été évaluée en confrontant les résultats statistiques des mesures et des simulations obtenus sur un sous-système électronique réaliste
This thesis deals with the elaboration and the evaluation of an integration methodology of electronic equipment in the EMC modeling of the electrical architecture in the early design phase of a vehicle. The proposed approach is based on dissociating the equipment modeling into two complementary parts involving the car manufacturer and the elctronic supplier. The feasibility of this modeling technique primarily required ton characterize the interaction between the equipment and the car body. Besides, the different factors having an influence on the validity of the model were examined as well as its needed level of precision. The latter issue was considered by taking into account the globality of the system, especially the variability brought by the random bundling of the cable harness. Finally the proposed method was evaluated by comparing statistical measurement and simulation results obtained on a realistic electronic sub-system

Dans un contexte technologique où le degré d'intégration des circuits en micro et optoélectronique est de plus en plus fort, il apparaît nécessaire aux concepteurs de ces circuits de disposer d'outils de simulation complets permettant non seulement d'étudier le fonctionnement des différents éléments constitutifs des sous-systèmes qu'ils réalisent, mais également d'évaluer les performances globales de l'ensemble. Ce travail de thèse porte sur l'élaboration de modèles de composants optoélectroniques en utilisant le langage VHDL-AMS, langage particulièrement bien adapté à la modélisation de systèmes multi-domaines en intégrant les différentes contraintes : l'électronique, l'optique, la thermique ou la mécanique. Ce langage offre aussi la possibilité de modéliser à différents niveaux d'abstraction un même système. Notre travail se situe dans le contexte du projet SHAMAN, dont le but était de modéliser chaque composant d'un microsystème opto-électronique à haut débit, courte distance et à fortes interactions thermiques et mécaniques. La mise en oeuvre d'une méthodologie de modélisation hiérarchique permettant de commuter entre deux conceptions ascendante et descendante amène à des solutions optimales en termes de performances, de coût et de temps de conception : ceci en ré-utilisant des composants virtuels dont l'utilisation est régie par des règles de propriétés intellectuelles (IP)
In a technological context in which the integration degree in micro and optoelectronic circuits increases more and more, it becomes necessary for the designers to get complete simulation tools, in order to study not only the behavior of different constitutive elements of sub-systems that they design, but also to evaluate global performances of the system. This thesis work concerns the design of opto-electronic component models, by using VHDL-AMS language. This language is very convenient for multi-domain modelling : electronics, optics, thermics or mechanics. It gives also the capability to get models at different abstraction levels in the system. Our work is a part of SHAMAN project. Its objective is to model every component of an opto-electronic system with the conditions of high speed, short distance, and strong thermal and mechanical interactions. The methodology used is hierarchical, combining top-down and bottom-up design flow in order to get optimal solutions about performances, cost and design time, and by re-using virtual components following intellectual property rules (IP)

Pour répondre aux besoins des industriels concepteurs et fabricants des composants et systèmes électroniques, des techniques de test sont nécessaires pour l’amélioration de fiabilité. Actuellement, l’influence de certains phénomènes comme l’OVS (« Over-current et Over-voltage ») et l’EOS («Electrical Overstress ») restent méconnus pour les ingénieurs électroniciens. Jusqu’à présent, ces phénomènes n’ont pas encore été classifiés dans les standards de test de fiabilité des composants électroniques. Ce constat nécessite une mise en place de technique de qualification pour l’évaluation de la fiabilité. De façon corollaire, les moyens d’essais ne sont pas précisément définis et la modélisation des composants face à ces types d’agression est peu répandue alors qu’elle est indispensable dans les études de la fiabilité des composants électroniques. Cette thèse effectuée au sein de l’IRSEEM s’inscrit dans le cadre du projet SESAMES (« Study for Electrical overstress Standardization And Measuring Equipment Set-up »). L’objectif de cette recherche est d’améliorer la connaissance des modèles de composants soumis à des stress électriques conduits dont les caractéristiques les classent dans la famille «Electrical Overstress » (EOS). Pour comprendre le mécanisme de dégradation des composants électroniques durant et après avoir subi des EOS pulsés, un banc de test a été développé. La synoptique et le fonctionnement de cette plate-forme de test EOS a été explicitement décrit. La technique de génération des signaux représentant les EOS à l’aide des programmations Matlab et LabVIEW a été introduite. Pour différentes formes d’ondes EOS, les résultats expérimentaux des tests ont été présentés et commentés. Pour répondre aux besoins actuels des partenaires industriels du projet SESAMES, deux différents composants électroniques ont été expérimentalement testés et étudiés. Il s’agit d’une diode Zener et du circuit intégré CMOS TDA8007. Des hypothèses ont été formulées sur les raisons des dégradations subies par ces composants lors des stress EOS. Des analyses de défaillances, à l’aide des MEB (« Microscopie Électronique à Balayage ») et FIB («Focused Ion Beam en anglais ou Sonde Ionique Focalisée en français », des composants ayant subi des EOS générés par le banc de test qui a été développé ont été proposées. Des résultats permettant de comprendre le mécanisme de dégradation ont été présentés et interprétés. Cette analyse de défaillance permet de localiser et comprendre les sources de défaillance et l’état de fiabilité des composants testés. Pour prédire la fiabilité des composants électroniques durant et après EOS, il est important de se servir d’un modèle électrique susceptible d’être intégré dans des outils de simulation électrique. En s’appuyant sur les résultats expérimentaux obtenus, une méthodologie d’identification d’un modèle de diode durant et après EOS est établie. À base de cette méthodologie un modèle thermoélectrique est décrit par langage VHDL-AMS («VHSIC Hardware Description Language - Analog and Mixed Systems en anglais »). Les résultats de simulation en comparant avec des résultats expérimentaux ont été présentés. Le modèle a été validé expérimentalement et par simulation dans un environnement SPICE («Simulation Program with Integrated Circuit Emphasis en anglais »). Le modèle développé pourra être utilisé dans le futur pour la prédiction des effets EOS
Accurate method of reliability qualification is required to meet the needs of the electronic embedded components and systems. It was found that the undesirable effects as OVS (Over-current and overvoltage) part of EOS (Electrical Overstress) remains unknown for electronics engineers. So far, these effects are not yet classified in the reliability test standards of electronic components. As a corollary, relevant test method and model need to be developed in order to improve the electronic components reliability against these types of aggression. The main objective of the present PhD thesis which was conducted in IRSEEM and involved in the SESAMES project (Study for Electrical overstress Standardization And Measuring Equipment Set-up) is to improve the knowledge of component models subjected to conducted electrical stress whose characteristics is classified in the “Electrical Overstress” (EOS) family. To understand the mechanism of electronic components degradation during and after pulsed EOS, a test bench was developed. The EOS test platform operation was described including the implementation of the pulsed EOS signals generation approach based on the Matlab and LabVIEW programming. For different EOS waveforms, after description of the experimental test set-up, the EOS test results were presented and discussed. To meet the needs of SESAME project industrial partners, two different electronic components were tested and studied. It acts as a Zener diode and the TDA8007 CMOS integrated circuits. Hypotheses have been formulated on the reasons for the degradation suffered by these components during EOS stress. Based on the failure analyses on the components subjected to EOS generated by the developed test bench under SEM (Scanning Electron Microscopy) and FIB (Focused Ion Beam), results have been presented and interpreted to understand the mechanism of degradation. This failure analysis enables to locate and understand the failure sources and the reliability state of the tested components. To predict the components reliability during and after EOS, it is important to use an electrical model that can be integrated into electrical simulation tools. A methodology enabling the identification of a diode electrical model during and after EOS is established. Based on this methodology, a thermo-electrical model was described in VHDL-AMS (VHSIC Hardware Description Language - Analog and Mixed Systems). Simulation results comparing with experimental results were presented. The model was validated experimentally and by SPICE (Simulation Program with Integrated Circuit Emphasis) simulations. The developed model can be used in the future for the prediction of EOS effects

Une architecture multiprocesseurs, une organisation pipeline dans chaque processeur, et enfin la realisation physique avec des circuits specialises constituent les trois solutions qui ont ete utilisees dans cette etude pour obtenir de bonnes performances quant a la duree de la simulation

La mise en œuvre de nouvelles réglementations européennes en 1996 a révélé un besoin important en méthodes de conception de circuits prenant en compte les phénomènes de pollution électromagnétique. Dans le domaine de l'Electronique de Puissance, ce constat s'accompagne de la nécessité de disposer de modèles spécifiques d'interrupteurs capables de décrire les phénomènes observés lors des commutations. Les travaux présentés dans ce mémoire concernent la mise en œuvre et l'implantation dans le logiciel SABER de modèles physiques distribués de composants de puissance (I. G. B. T. , diode) en vue de la simulation de convertisseurs pour la Compatibilité Electromagnétique (C. E. M. ). Ces modèles, développés initialement au L. A. A. S. Par l'équipe du Professeur LETURCQ, ont tout d'abord été validés sur des circuits classiques de l'Electronique de Puissance (hacheur série, gate charge) en situation normale puis extrême de fonctionnement (I. G. B. T. En court-circuit). Deux exemples d'apports de ces modèles pour la C. E. M. Ont ensuite été étudiés : influence du recouvrement inverse de la diode sur le spectre du courant dans le hacheur série simulation de la Méthode de Commande à Dérivées Continues pour le gradateur à commande symétrique. Les résultats obtenus sont en accord avec ceux disponibles dans la littérature et valident l'utilisation de ces modèles pour la simulation C. E. M. De convertisseurs dans SABER. L'I. G. B. T. Et la diode ont alors été couplés à des modèles équivalents de composants passifs, de commande et d'interconnexion pour simuler de façon globale le comportement d'un convertisseur: le hacheur série sur charge inductive. Les formes d'ondes obtenues ont permis de rendre compte du fonctionnement réel du circuit à la fois à l'échelle macroscopique et à l'échelle des commutations. Cette approche devrait aboutir à un véritable prototypage virtuel permettant la prévision des perturbations émises ou reçues par un circuit de puissance, et ce dès sa conception
The implementation of new european regulations in 1996 highlighted the importance of electromagnetic parasitic effects in electrical networks. Today, these phenomena have to be taken into account when designing a new circuit. In the field of Power Electronics, this obligation involves the development of models capable of describing the waveforms even during the transient phase of the switching process. The work presented in this thesis concerns the implementation in the SABER package of new distributed models of semiconductor components (I. G. B. T. And diode) with the aim of simulating electromagnetic interferences in power circuits. These models, initially developped at the L. A. A. S. By the team of Pr. LETURCQ, were first validated on well known configurations (chopper cell, gate charge) both in normal and extreme situations (short-circuited I. G. B. T. ). Two examples of applications of these models concerning Electro-Magnetic Compatibility (E. M. C. ) were also investigated : 1)influence of the recovery of the diode on the spectrum of the current in a chopper cell. 2)simulation of the Continuous Derivatives Driving Method for the symmetrically driven light dimmer. The results achieved are similar to those encountered in various published works and validate the use of these models for E. M. C. Purposes. The I. G. B. T. And the diode were then coupled to equivalent models of passive components, digital circuits and interconnections in order to simulate a chopper cell with an inductive load. The waveforms obtained could account of the real functionning of the circuit during the normal conduction of the semiconductors and during their switching. This approach should lead to a genuine Virtual Test Bed on SABER allowing the prediction of the electromagnetic interferences emitted or received by a power circuit

Le travail presente comporte une etude theorique et experimentale de la mesure de potentiel sous faisceau d'electrons a travers les couches isolantes, par la technique du couplage capacitif. Une extension du "mode image" (releve qualitatif) au "mode mesure" (releve quantitatif) est presentee. Les phenomenes de charge des isolants et d'etalement de potentiel entre pistes metalliques sont analyses, et leur impact sur les performances est evalue, a la fois par mesure directe et par simulations numeriques en deux dimensions

Dans le domaine de la sécurisation des circuits intégrés, tel que les cartes à puce, les concepteurs de circuits sont contraints à innover, inlassablement, afin de trouver de nouvelles parades aux nouvelles attaques, notamment par canaux cachés. En effet, ces attaques, comme l'analyse des émissions électromagnétiques, permettent d'extraire des informations, contenues à l'intérieur des circuits, sensées être secrètes. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'étude et l'analyse électromagnétique et ce afin de quantifier les possibilités de ces attaques. Ce manuscrit est organisé de la manière qui suit. Dans un premier temps, une plateforme de mesures des émissions électromagnétiques temporelles, que nous avons développées, est présentée, ainsi que des résultats qui ont été obtenus, avec celle-ci, sur différents circuits. A partir de ces résultats, une synthèse des possibilités, relatives à la menace sécuritaire que constituent les analyses électromagnétiques est proposée ainsi que, des propositions de solutions, visant à réduire le rayonnement électromagnétique des circuits intégrés. Dans un second temps, nous nous sommes intéressés aux méthodes de simulation de ces émissions électromagnétiques. Un état de l'art, des outils de simulation existants aujourd'hui, nous a permis de mettre en évidence qu'aucun d'eux ne permet d'avoir une résolution suffisamment fine en termes d'émissions électromagnétiques. Afin de combler ce manque, un flot de simulation a été développé. Pour valider ce flot, une comparaison entre les résultats de mesure et les résultats de simulation a été effectuée
In the area of secure integrated circuits, such as smart cards, circuit designers are always looking to innovate to find new countermeasures against attacks by the various side channels that exist today. Indeed, side channels attacks such as the analysis of electromagnetic emissions permit to extract secret information contained in circuits. Based on this observation, in this thesis, we focused on the study of electromagnetic analysis to observe the analysis possibilities. This manuscript is organized as follows. Initially, we presented a measurement system for electromagnetic emissions in time domain, and the results obtained on different circuits. From these results, a summary of opportunities, relating to the security threat, posed by electromagnetic analysis, is proposed as well as solutions proposals to reduce electromagnetic radiations of integrated circuits. In a second step, we are interested in the simulation of electromagnetic emissions. A state of the art of simulation tools which exist today, has allowed us to demonstrate that none of them allowed to have a fine enough resolution in terms of electromagnetic emissions. To fill this gap, a simulation tool has been developed and to validate this flow, a comparison between measurement results and simulation results was performed

Le phenomene d'eblouissement en cas de surcharge optique est l'un des problemes majeurs rencontres dans les capteurs d'image de type dispositifs a transfert de charge (ccd). Cette etude presente deux systemes d'anti-eblouissement dans des dispositifs a trame et leur optimisation technologique, electrique et geometrique. La protection contre l'eblouissement est assuree par un drain sous forme d'une diode implantee au voisinage du puits de potentiel. Cette diode est disposee soit en surface entre deux rangees de cellules (anti-eblouissement horizontal), soit en profondeur sous l'implant d'isolation (anti-eblouissement vertical). Cette diode ne doit pas injecter de charges dans le puits, mais doit pouvoir drainer l'eventuel exces de charge. Ceci exige la presence d'une barriere de potentiel creee technologiquement et/ou electriquement. Un logiciel (incluant la simulation de fabrication et de comportement electrique) a ete developpe dans le cadre de ce travail afin d'optimiser le systeme anti eblouissement sans sortir du domaine de fonctionnement. Il permet d'etudier l'influence de parametres comme les largeurs de grilles, les dopages sur les potentiels, les champs electriques, la charge maximum stockable. . . Dans la structure. Ce logiciel concu au depart pour des geometries precises, dispose maintenant d'outils de description souple permettant une generalisation a des structures variees. . . Et de possibilites d'analyse etendue des parametres

La simulation depuis les grands développements de l'informatique et de sa démocratisation est devenue un outil indispensable dans la conception de systèmes. Notamment en microelectroelectronique elle peut être actuellement considérée comme une nécessité absolue, les circuits intégrés ne permettant plus de faire un maquettage et n'autorisant aucun ajustement ou droit à l'erreur. Notre travail se situe en phase première de conception et réalisation d'un logiciel de simulation de circuits analogiques ouvert et structuré.

Avec la réduction des dimensions lithographiques et l'introduction de nouveaux procédés technologiques, les circuits intégrés sont devenus plus vulnérables aux décharges électrostatiques (ESD). Ainsi, pour minimiser le nombre d'itérations de masques liées à ce problème, il faut désormais prendre en compte l'ESD très tôt dans le développement de nouveaux produits et, pour cela, pouvoir prédire l'efficacité d'une stratégie de protection. La mise à disposition de bibliothèques d'éléments de protection optimisés, incluant leur dessin technologique ainsi qu'un modèle électrique de type SPICE, répond à ce besoin. Cependant, les structures de protection contre les ESD sont des composants qui fonctionnent dans des régimes de claquage par avalanche et de fort courant qui ne sont pas décrits par les modèles SPICE standards. Nous présentons dans notre mémoire une méthodologie permettant l'extension des modèles classiques à ces domaines, dans le cas de deux structures respectivement utilisées en technologies BiCMOS et CMOS analogique : le transistor bipolaire NPN vertical autopolarisé, et le transistor NMOS qui fonctionne grâce à l'action de son transistor NPN latéral parasite. Cette méthodologie repose sur une analyse approfondie des mécanismes de fonctionnement et de défaillance des composants à l'aide de simulations physiques bidimensionnelles, de caractérisations en impulsion (TLP) et d'expériences de microscopie à émission lumineuse (EMMI)
The sensitivity of modern integrated circuits to ElectroStatic Discharges (ESD) increases with the technology shrink and the introduction of new process techniques. To move towards a "first pass success", ESD must be taken into account at an early stage of a project development which requires capability to predict efficiency of ESD protection strategies. The availability of an ESD protection library including both optimized layouts and electrical models is part of the solution. However, ESD protection structures operate in avalanche breakdown and high current regimes, which cannot be simulated with standard SPICE models. In this thesis, a methodology to extend classical models to these regimes is first developed for the vertical bipolar NPN transistor widely used in BiCMOS technologies. This methodology is then applied to the NMOS transistor in an analog CMOS process, with the modeling of its parasitic lateral NPN transistor. Physics-based compact models are provided thanks to 2D device simulation, TLP characterization and photoemission experiments (EMMI)

Cette thèse porte sur le monitorage des simulations de circuits en signaux mixtes. Dans le domaine de la vérification de matériel, l'utilisation de formalismes déclaratifs pour la specification, dans le cadre de la validation par simulation, s'est installée dans la pratique courante. Cependant, le manque de fonctionnalités visant à spécifier les comportements asynchrones, ou l'intégration insuffisante des résultats de la vérification, rend les language d'assertions et de mesures inopérants pour la vérification de comportements en signaux mixtes. Nous proposons des outils théoriques et pratiques pour la description et le monitorage de ces comportements, qui comportent des aspects à la fois discrets et continus. Pour cela, nous nous appuyons sur des travaux antérieurs portant sur les extensions temps-réel de la logique temporelle et des expressions régulières. Nous décrivons de nouveaux algorithmes pour calculer la distance entre une trace de simulation et une propriété en logique temporelle données. Une nouvelle procédure de diagnostic est conçue pour déboguer efficacement de telles traces. Le monitorage des comportements continus est ensuite étendu à d'autres formes d'assertions basées sur des expressions régulières. Ces expressions constituent la base de notre language de description de mesures, qui permet de définir conjointement la mesure et les intervals temporels sur lesquels cette mesure doit être prise. Nous montrons comment d'autres mesures, déjà mises en œuvre dans les simulateurs analogiques peuvent être importées dans les descriptions digitales. Ceci permet d'étendre vers le domaine en signaux mixtes les approches hiérarchiques utilisées en vérification de circuits digitaux
This thesis is concerned with the monitoring of mixed-signal circuit simulations. In the field of hardware verification, the use of declarative property languages in combination with simulation is now standard practice. However the lack of features to specify asynchronous behaviors, or the insufficient integration of verification results, makes existing assertion and measurement languages unable to enforce mixed-signal requirements. We propose several theoretical and practical tools for the description and automatic monitoring of such behaviors, that feature both discrete and continuous aspects. For this we build on previous work on real-time extensions of temporal logic and regular expressions. We describe new algorithms to compute the distance from some simulation trace to temporal logic specifications, whose complexity is not higher than traditional monitoring. A novel diagnostic procedure is provided in order to efficiently debug such traces. The monitoring of continuous behaviors is then extended to other forms of assertions based on regular expressions. These expressions form the basis of our measurement language, that describes conjointly a measure and the patterns over which that measure should be taken. We show how other measurements implemented in analog circuits simulators can be ported to digital descriptions, this way extending structured verification approaches used for digital designs toward mixed-signal

Cette thèse propose une nouvelle méthodologie pour l‟étude de la fiabilité des Transistors Bipolaires à Hétérojonctions (TBHs) en technologie SiGe. L‟originalité de cette étude vient de l‟utilisation d‟une contrainte électromagnétique efficace et ciblée à l‟aide du banc champ proche. Ce type de contrainte a permis de dégrader les performances de ce composant en mettant en évidence certains mécanismes de défaillance. Les caractérisations statiques ont montré la présence des courants de fuite à l‟interface Si/SiO2, non seulement entre la base et l‟émetteur, mais aussi entre la base et le collecteur. Ceci est attribué à un phénomène de piégeage induit par des porteurs chauds qui ont été engendrés pendant la durée du vieillissement. Ce phénomène a été abordé par la modélisation physique en étudiant l‟influence des pièges d‟interfaces sur la dérive des performances électriques du TBH. Afin de visualiser les défaillances qui peuvent être détectées par microscopie, des observations en haute résolution MET (Microscope Electronique à Transmission) et des analyses EDS (Energy Dispersive Spectroscopy) ont été présentées. Ces analyses microscopiques ont mis en évidence les dégradations des couches de titane autour de l‟émetteur, de la base et du collecteur. Ces dégradations sont attribuées à un phénomène de migration de l‟or (Au) vers le titane (Ti) due à la forte densité de courant induite par vieillissement. Ces réactions Au-Ti provoquent une augmentation de la résistivité des couches conductrices et expliquent une partie de la dégradation significative des performances dynamiques du TBH
This work proposes a new methodology for studying the reliability of the Heterojunction Bipolar Transistors (HBTs) in SiGe technology. The originality of this study comes from the use of a targeted electromagnetic field stress by using the near field bench. This type of stress has to degrade the performance of this component causing failure mechanisms. The DC characterizations showed the presence of leakage currents at Si/SiO2 interface, not only between the base and the emitter, but also between the base and the collector. This is attributed to a trapping phenomenon induced by hot carriers which have been generated during stress. This phenomenon has been addressed by the physical modeling, by studying the influence of interface traps on the drift of the HBT characteristics. To identify the failures that can be detected by microscopy, characterization of the structure before and after ageing was performed by Transmission Electron Microscopy (TEM) and energy dispersive spectroscopy (EDS). These analyses revealed the degradation of the titanium layers around the emitter, the base and the collector. The degradations are attributed to the gold (Au) migration into the titanium (Ti) due to the high current density induced by stress. Some of these Au–Ti reactions are known to increase the resistivity of the conducting layers which directly affects the HBTs‟ dynamic performances

L'intégration avancée des systèmes de puissance, qui a pour but de compacter au maximum les fonctions essentielles des systèmes embarqués, permet de réduire considérablement leurs poids et volumes. De ce constat, un nouveau paysage électromagnétique (EM) est apparu ces dernières années et implique de nouveaux impacts quant à la Compatibilité EM (CEM). Le travail présenté ici, inclut une étude expérimentale de caractérisation des phénomènes de bruit liés à la commutation de puissance ainsi qu'une étude du rayonnement EM des composants de puissance. La problématique multi-physique au sein des systèmes embarqués et en particulier la problématique électrique/thermique/EM soulève d'importantes questions quant à l'impact de la température sur le rayonnement des composants de puissance. La complexité de ces phénomènes physiques, qui sont de plus en plus difficile à appréhender, nécessite une technique de modélisation adaptée pour être anticipé. Dans ces architectures, les signaux mis en œuvre sont large bande, démarrant de quelques hertz jusqu'à plusieurs dizaines de mégahertz. Du point de vue EM, cette bande de fréquence se situe dans une zone située entre le domaine des basses fréquences et celui des hautes fréquences. De plus, les technologies de modules de puissance sont complexes et mettent en vis-à-vis de nombreuses interfaces diélectriques et conductrices le plus souvent de forme non symétrique. Les méthodes numériques conventionnelles ne répondent plus à cette problématique fréquentielle et à cette complexité de structure. Nous détaillerons la méthode choisie et analyserons les résultats en termes de modélisation de l'intégrité du signal et des couplages en champ proche
High integration of power system allows a significant reduction of power architecture weight and volume. As a consequence, high current densities and high voltage potentials produce considerable electric and magnetic near-field in confined volume. This new electromagnetic (EM) context induce a new EMCompatibility (EMC) problematic. The work presented here include an experimental switching noise and an EM near-field radiation of power component studies. The multi-physic approach is discussed, especially the electro/thermic/EM links. These complex physic phenomenons are hardly reachable and need a suitable modelling to be correctly tackled. The power signals are wide-range frequency, from a few hertz to a few MHz and are part of both low and high frequencies. Furthermore, power modules are build on complex dielectric/conductive interfaces currently non-symmetric. Conventional numeric methods don't solve these two points. In this memoir, we will give details on the modelling strategy choice and on industrial applications. Some examples will be analysed such as signal integrity problematic and near-field couplings

Les directives ROHS et WEEE banniront, dans les années qui viennent, le plomb de l’industrie électronique. Seulement, les assemblages électroniques de Schlumberger destinés à des applications hautes températures, tels que les ceux faisant intervenir des composants montés en surface, font intervenir des brasures à forte teneur en plomb. C’est pourquoi, Schlumberger investit énormément afin de trouver de nouvelles brasures sans plomb pour les remplacer. Ce projet, qui s’inscrit dans ce cadre, a pour objectif de prédire la durée de vie d’assemblages utilisant ces nouvelles brasures avec un substrat et des composants en céramique. Cette prédiction se fait en deux étapes. La première est expérimentale. Les assemblages sont soumis à des vieillissements accélérés thermomécaniques et isothermes. En plus de la durée de vie, ces tests apportent des connaissances sur les effets du vieillissement, sur les mécanismes et les zones de défaillances, sur l’interaction de ces brasures avec les finitions du substrat et des composants et enfin sur l’évolution de la microstructure et des phases d’intermétalliques créées lors du vieillissement.La seconde étape est la modélisation de ces assemblages afin de comprendre leur comportement sous sollicitations thermomécaniques. Les simulations aident à comprendre les phénomènes locaux qui apparaissent dans l’assemblage et à extraire des paramètres de fatigue pour diverses conditions thermomécaniques. Enfin, une corrélation entre les résultats de défaillance expérimentaux et la fatigue calculée grâce à la simulation va permettre d’estimer la durée de vie des assemblages pour différentes sollicitations thermomécaniques. Les simulations permettent donc de diminuer le nombre d’essais expérimentaux souvent chers et longs. Seulement, pour faire des simulations fiables, il est nécessaire de connaitre les paramètres mécaniques de tous les matériaux. Pour la brasure, cela veut dire le comportement élastique, plastique et en fluage. Donc, un bénéfice supplémentaire pour Schlumberger est la détermination de ses paramètres pour les nouvelles brasures
Because of ROHS or WEEE directives, in a close future, lead materials will be banned from electronicindustry. Unfortunately, Schlumberger is using high-lead content solders for surface mount devices forhigh temperature applications. Considering this issue, Schlumberger puts in place high amount of investments to replace these solders by lead-free solders. The topic of the work is to study lead free candidates destined to support Schlumberger high temperature mission profiles. The device under test chosen for this project is a surface mount device composed of a passive component connected to a ceramic substrate by solder joints. The predictive study of reliability of these new assemblies for high temperature applications needs two complementary analyses. The first study is to characterize, experimentally, the life time of surface mount assemblies using these new lead free solders submitted to accelerated thermomechanical and isothermal aging tests. Hence, the first benefits for Schlumberger are knowledge on thecompatibility of these new alloys with their current finishes with the microstructure and intermetallic compounds evolution. More over, the main effects due to aging are investigated like failure sites and mechanisms. The second goal of the project is to perform thermo-mechanical simulations of surface mount assembly under thermal cycling. Simulations help to understand local phenomena and estimatefatigue parameters under other thermal conditions. Then, a correlation between experimental results about failure and calculated fatigue leads to an estimation of the life time of the assemblies. Thus, simulations have the advantage to reduce the number of time-consuming and expensive thermo-mechanical agingtests. To perform a simulation, the physical parameters of each solder material are needed like elastic,plastic and creep data. Additional benefits for Schlumberger involve mechanical properties which are, at the moment, unknown for these new high temperature lead free materials

L'augmentation de la capacité d'intégration des circuits a permis le développement des systèmes de plus en plus complexes. De cette complexité sont nés des besoins conséquents quant aux méthodes de conception et de vérification. Les outils de synthèse de haut-niveau (HLS) sont une des réponses à ces besoins. Les travaux présentés dans cette thèse ont pour cadre l'amélioration du processus de vérification des architectures matérielles synthétisées par HLS. En particulier, ils proposent une méthode pour la transformation des assertions booléennes spécifiées dans la description algorithmique d'une application en moniteurs matériels pour la simulation. Une deuxième méthode est proposée. Elle cible la synthèse automatique d'un gestionnaire d'erreurs matériel dont le rôle est d'archiver les erreurs survenant dans un circuit en fonctionnement réel, ainsi que leurs contextes d'exécution
The fast growing complexity of hardware circuits, during the last three decades, has change devery step of their development cycle. Design methods evolved a lot, and this evolutionwas necessary to cope with an always shorter time-to-market, mainly driven by the internationalcompetition.An increased complexity also means more errors, harder to find corner-cases, and morelong and expensive simulations. The verification of hardware systems requires more andmore resources, and is the main cost factor of the whole development of a circuit. Since thecomplexity of any system increases, the cost of an error undetected until the foundry stepbecame prohibitive. Therefore, the verification process is divided between multiple stepsinvolved at every moment of the design process : comparison of models behavior, simulationof RTL descriptions, formal analysis of algorithms, assertions usage, etc. The verificationmethodologies evolved a lot, in order to follow the progress of design methods. Somemethods like the Assertion-Based Verification became so important that they are nowwidely adopted among the developers community, providing near-source error detection.Thus, the work described here aims at improving the assertion-based verification process,in order to offer a consequent timing improvment to designers. Two contributions aredetailed. The first one deals with the transformation of Boolean assertions found in algorithmicdescriptions into equivalent temporal assertions in the RTL description generatedby high-level synthesis (HLS) methodologies. Therefore, the assertions are usable duringthe simulation process of the generated architectures. The second contribution targets theverification of hardware systems in real-time. It details the synthesis process of a hardwareerror manager, which has to save and serialize the execution context when an error isdetected. Thus, it is easier to understand the cause of an error and to find its source. Theerrors and their contexts are serialized as reports in a memory readable by the system ordirectly by the designer. The behavior of a circuit can be analyzed without requiring anyprobe or integrated logic analyzer