Добірка наукової літератури з теми "Simulation de circuit incluant la fiabilité"

Au cours des dernières décennies, la demande de fonctionnalités complexes et d'intégration haute densité pour les Circuits Intégrés (CI) a mené à une réduction de la taille des dispositifs métal-oxyde-silicium (MOS). Dans ce scénario, les problèmes de fiabilité sont les préoccupations considérables par suite de la miniaturisation de l'appareil, telles que Hot Carrier Injection (HCI) et Bias Temperature Instability (BTI) qui ont un impact sérieux sur les performances de l'appareil. Dans certains domaines d'application où le coût des pannes est extrêmement élevé, comme l'espace, les champs pétrolifères ou les soins de santé, l'appareil doit pouvoir fonctionner de manière stable et fiable, en particulier dans une plage de températures étendue. Bien que les mécanismes de défaillance des dispositifs aient été intensivement étudiés dans le passé, les investigations de ces mécanismes à hautes températures sont rarement étudiées.L'objectif de cette thèse est de développer les lois de vieillissement de la technologie CMOS 0.18µm afin d'optimiser la conception des circuits pour une durée de vie ciblée sous des températures extrêmes. Nous avons mené une campagne intensive de tests de vieillissement pour nMOS et pMOS avec plusieurs longueurs de grille. Les mécanismes HCI et BTI intrinsèques ont été caractérisés et modélisés sous des tensions de polarisation de fonctionnement typique pour éviter le risque de sur-accélération d'autres mécanismes d'usure qui ne sont pas censés être expérimentés dans l'application pratique. Notre expérimentation est un test à longue durée avec un temps de stress allant jusqu'à 2,000 heures. Cette thèse présente des résultats de mesure jusqu'à 230°C qui n'ont jamais été étudiés auparavant dans la littérature pour cette technologie.Les lois de vieillissement sont finalement intégrées dans un environnement de conception assistée par ordinateur (EDA) pour prédire l'évolution des paramètres électriques dégradés du transistor/circuit et l'estimation de la durée de vie en conséquence des effets du vieillissement. De plus, le test de fiabilité au niveau du circuit a été réalisé pour valider et vérifier les modèles de vieillissement proposés. Cette approche offre la possibilité d'évaluer et de simuler la dérive de spécification du CI due à l'effet du vieillissement dans la phase de conception précoce
In the past decades, the demand for complicated functionality and high-density integration for Integrated Circuits (ICs) has resulted in metal-oxide-silicon (MOS) devices' scaling down. In this scenario, the reliability problems are the considerable concerns due to the device miniaturization, such as Hot Carrier Injection (HCI) and Bias Temperature Instability (BTI) that seriously impact the device performance. In some application fields where the cost of failure is extremely high such as space, oilfield, or healthcare, the device must be able to stably and reliably work, especially at an extensive temperature range. Although device failure mechanisms have been intensively investigated in the past, the investigations of these mechanisms at high temperatures are seldom studied.This thesis aims to develop the aging laws for 0.18µm CMOS technology to optimize circuit design for a targeted lifetime under extreme temperatures. We conducted an intensive aging test campaign for both nMOS and pMOS featuring several gate lengths. The intrinsic HCI and BTI mechanisms were characterized and modeled under typical operating voltage biases to avoid the risk of overaccelerating other wear-out mechanisms that are not supposed to be experienced in practical application. Our experiment is a long-term test with a stress time of up to 2,000 hours. This thesis presents measurement results up to 230°C that have never been studied before in the literature for this technology.The aging laws are finally integrated into an electronic design automation (EDA) environment to predict the evolution of the degraded transistor/circuit electrical parameters and the lifetime estimation due to the aging effects. In addition, the reliability test at the circuit level has been performed to validate and verify the proposed aging models. This approach offers the possibility to assess and simulate the IC specification drift due to the aging effect in the early design phase and optimize the circuit design over lifetime

Le défi de la transition vers une énergie sans carbone passe, aujourd’hui, par un recours systématique à l’énergie électrique avec au centre des échanges l’électronique de puissance. Pour être à la hauteur des enjeux, l'électronique de puissance nécessite des composants de plusen plus performants pour permettre un haut niveau d'intégration, une haute efficacité énergétique et un haut niveau de fiabilité. Aujourd’hui, le transistor de puissance, du type MOSFET, en carbure de silicium (SiC) est une technologie de rupture permettant de répondre aux enjeux d’intégration et d’efficacité par un faible niveau de perte et une vitesse de commutation élevée. Cependant, leur fiabilité non maitrisée et leur faible robustesse aux régimes extrêmes du type court-circuit répétitifs freinent aujourd’hui leur pénétration dans les applications industrielles. Dans cette thèse, une étude poussée du comportement en court-circuit d'un ensemble exhaustif de composants commerciaux, décrivant toutes les variantes structurelles et technologiques en jeu, a été menée sur un banc de test spécifique développé durant la thèse, afin de quantifier leur tenue au courtcircuit. Cette étude a mis en lumière des propriétés à la fois génériques et singulières aux semiconducteurs en SiC déclinés en version MOSFET tel qu’un courant de fuite dynamique de grille et un mode de défaillance par un court-circuit grille-source amenant, dans certaines conditions d'usage et pour certaines structures de MOSFET, à un auto-blocage drain-source. Une recherchesystématique de la compréhension physique des phénomènes observés a été menée par une approche mêlant analyse technologique interne des composants défaillants et modélisation électrothermique fine. Une modélisation électrothermique compacte étendue à la prise en compte des modes de défaillance a été établie et implémentée dans un logiciel de type circuit. Ce modèle a été confronté à de très nombreux résultats expérimentaux sur toutes les séquences temporelles décrivant un cycle de court-circuit jusqu'à la défaillance. Ce modèle offre un support d'analyse intéressant et aussi une aide à la conception des circuits de protection. Ainsi, à titre d'application, un driver doté d'une partie de traitement numérique a été conçu et validé en mode de détection de plusieurs scénarii de court-circuit mais aussi potentiellement pour la détection de la dégradation de la grille du composant de puissance. D’autres travaux plus exploratoires ont aussi été menés en partenariat avec l’Université de Nottingham afin d’étudier l'impact de régimes de court-circuit impulsionnels répétés sur le vieillissement de puces en parallèle présentant des dispersions. La propagation d'un premier mode de défaillance issu d'un composant "faible" a aussi été étudiée. Ce travail ouvre la voie à la conception de convertisseurs intrinsèquement sûrs et disponibles en tirant parti des propriétés atypiques et originales des semi-conducteurs en SiC et du MOSFET en particulier
Nowaday, the challenge of the transition to carbon-free energy involves a systematic use of electrical energy with power electronics at the heart of the exchanges. To meet the challenges, power electronics requires increasingly high-performance devices to provide a high level of integration, high efficiency and a high level of reliability. Today, the power transistor, of the MOSFET type, made of silicon carbide (SiC) is a breakthrough technology that allows us to meet the challenges of integration and efficiency through their low level of loss and high switching speed. However, their limited reliability and low robustness at extreme operating conditions such as repetitive short-circuits are now hindering their expansion in industrial applications. In this thesis, an in-depth study of the short-circuit behaviour of an exhaustive set of commercial devices, describing all the structural and technological variants involved, was carried out on a specific test bench developed during the thesis, in order to quantify their short-circuit resistance. This study highlighted both generic and singular properties of SiC semiconductors for every Mosfet version such as a dynamic gate leakage current and a failure mode by a short-circuit grid-source leading, under certain conditions of use and for certain Mosfet structures, to a self-blocking drain-source. A systematic research of the physical understanding of the observed mechanisms was carried out by an approach combining an internal technological analysis of the failed devices and a fine electrothermal modelling. A compact electrothermal modeling extended to failure mode consideration has been established and implemented in circuit software. This model was confronted with numerous experimental results describing a short-circuit cycle up to failure. This model offers an interesting analytical support and also helps the design of protection circuits. Thus, as an application, a driver equipped with a digital processing part has been designed and validated in detection mode for several short-circuit scenarios but also potentially for the detection of the degradation of the power component grid. Other more exploratory work has also been carried out in partnership with the University of Nottingham to study the impact of repeated pulse short-circuit regimes on the aging of parallel chips with dispersions. The propagation of a first failure mode from a "weak" device was also studied. This work paves the way for the design of intrinsically safe and available converters by taking advantage of the atypical and original properties of SiC semiconductors and Mosfet in particular

Le monde industriel est fortement intéressé par un ensemble de techniques permettant de déterminer l'état de santé des machines asynchrones triphasées à cage d'écureuil. Leur modélisation en vue de la surveillance et du diagnostic s'insère dans ce contexte. On inscrit en premier lieu l'ensemble de ces travaux dans le cadre strict de la sûreté de fonctionnement. Cette discipline offre en effet un cadre adapté pour une présentation formalisée des défaillances courantes pouvant affecter les machines asynchrones triphasées à cage d'écureuil. On propose en second lieu une modélisation riche et flexible permettant d'appréhender le comportement de ces machines en présence ou en absence de défaillances. Cette modélisation, synthétisée à partir d'hypothèses peu restrictives, s'appuie sur une description de la topologie constitutive et géométrique réelle des machines asynchrones triphasées à cage d'écureuil sous la forme de circuits électriques magnétiquement couplés. Une défaillance conduisant toujours à une altération topologique de la structure électromagnétique, cette approche permet en effet d'en rendre compte aisément. De nature semi-analytique et ne faisant pas appel aux techniques de calcul numérique des champs, elle offre de plus un compromis intéressant entre la finesse des phénomènes physiques pris en compte et le temps de calcul associé, que ce soit en régime permanent ou en régime dynamique. Les objectifs de cette modélisation sont multiples : compréhension des phénomènes physiques mis en jeu et prédiction de la dégradation des performances lors de l'occurrence de défaillances, extraction et analyse des signatures de défaillances, expérimentation virtuelle pour la mise au point de méthodes de surveillance et de diagnostic. Des résultats expérimentaux issus de prototypes défaillants de machines asynchrones triphasées à cage d'écureuil viennent enfin confirmer le bon comportement de la modélisation adoptée.

Cette thèse de doctorat s’inscrit dans la thématique de la fiabilité des circuits intégrés dans l’industrie de la microélectronique. Un circuit intégré peut être exposé à des agresseurs électriques potentiellement dangereux pendant toute sa durée de vie. Idéalement, les circuits devraient pouvoir encaisser ces excès d’énergie sans perdre leur fonctionnalité. En réalité, des défaillances peuvent être observées lors de tests de qualification ou en application finale. Il est donc dans l’intérêt des fabricants de réduire ces défaillances. Actuellement, il existe des circuits de protection sur puce conçus pour dévier l’énergie de ces agresseurs à l’écart des composants fragiles. Le terme anglophone Electrical Overstress (EOS) englobe tous les agresseurs électriques qui dépassent une limite au-delà de laquelle les composants peuvent être détruits. La définition de ce terme est traitée en détail dans la thèse. L’objectif de cette thèse est de comprendre le statut du sujet des EOS dans l’industrie. On propose ensuite une nouvelle méthodologie de caractérisation de circuits pour quantifier leur robustesse face à des formes d’onde représentatives présélectionnées. On propose également des solutions de circuits de protection sur puce que ce soit au niveau de nouveaux composants actifs ou au niveau de la conception des circuits électroniques de protection. Par exemple on propose un nouveau composant basé sur le thyristor qui a la capacité de s’éteindre même si la tension d’alimentation est présente sur l’anode. Une autre proposition est de désactiver les circuits de protection face aux décharges électrostatiques lorsque les puces sont dans un environnement où l’on est sur ou ces agresseurs ne présentent plus de danger. Finalement, des perspectives du travail de thèse sont citées
This Ph.D. thesis concerns reliability issues in the microelectronics industry for the most advanced technology nodes. In particular, the Electrical OverStress (EOS) issue is studied. Reducing EOS failures in Integrated Circuits (ICs) is becoming more and more important. However, the EOS topic is very complex and involves many different causes, viewpoints, definitions and approaches. In this context, a complete analysis of the current status of the EOS issue is carried out. Then, the Ph.D. objectives can be defined in a clear way. In particular, robustness increase of on-chip protection structures and IC characterization against EOS-like aggressors are two of the main goals. In order to understand and quantify the behavior of ICs against these aggressors, a dedicated EOS test bench is put in place along with the definition of a characterization methodology. A full characterization and comparison is performed on two different Electro- Static Discharge (ESD) power supply clamps. After identifying the potential weaknesses of the promising Silicon-Controlled Rectifier (SCR) device, a new SCR-based device with a turn-off capability is proposed and studied thanks to 3-D Technology Computer-Aided Design (TCAD)simulation. Triggering and turn-off behaviors are studied, as well as its optimization. Finally, three different approaches are proposed for improving the robustness of the IC onchip protection circuits. They are characterized thanks to the EOS test bench which allows identifying their assets as well as their points of improvement

La méthode de mise au point des circuits intégrés VLSI est basée sur l'utilisation de techniques améliorant la testabilité, comme le chemin de test (LSSD). Différentes approches structurées (approches descendante, ascendante, recherche binaire) sont étudiées à travers un circuit complexe, le papillon FFT. Les problèmes spécifiques de la mise au point sont analysés et des solutions sont proposées. La réalisation d'un outil de mise au point est présentée. Il est composé d'un système permettant l'échantillonnage et la génération de vecteurs de test et d'un ensemble d'interfaces logicielles et matérielles assurant la liaison avec la chaîne de conception assistée par ordinateur et un banc de test sous pointes.

Depuis ces dernières années, parmi tous les composants de puissance, l’IGBT (Transistor Bipolaire à Grille Isolée) occupe une place prépondérante, On le retrouve dans une multitude d’applications et il est devenu un composant de référence de l’électronique de puissance. Dans cette thèse, nous nous intéresserons au fonctionnement de l’IGBT en conditions thermiques et électriques extrêmes. À l'aide de la simulation physique bidimensionnelle d'un modèle d'IGBT de type Punch Through à structure de grille en tranchée, on s'intéressera plus particulièrement aux limites des aires de sécurité, et plus précisément aux mécanismes qui peuvent amener à la défaillance du composant. Une étude expérimentale présentera le comportement de différentes structures d’IGBT dans différents modes de fonctionnement, on traitera plus particulièrement l’influence de la température et de la résistance de grille sur ces modes de fonctionnement. Enfin, une proposition d’amélioration d’IGBT sera développée en simulation mettant en œuvre une couche tampon SiGe
For these last years, the IGBT (Insulated Gate Bipolar Transistor) has occupied a dominating place comparing to other power components. Used in a multitude of applications, it became the component of reference in power electronics domain. In this thesis, I will be interested in operation of the IGBT in extreme thermal and electrical conditions. Using the simulation of a bi-dimensional physical model of a Punch Through Trench IGBT, I will be interested more particularly in the limits of the SOA (Safe Operating Area), and more precisely in the mechanisms which can lead to the failure of the component. An experimental study will present the behaviour of various structures of IGBT in various electrical and thermal operating conditions, more particularly the influence of the temperature and the gate resistance. Lastly, a proposal for an improvement of IGBT will be developed in simulation by implementing a layer SiGe in the N+ buffer layer of the IGBT

Les travaux de cette thèse portent sur la simulation de la dégradation des paramètres électriques des transistors MOS et bipolaires sous stress statiques et dynamiques. Cette étude a été menée à l’aide d’un outil de simulation de fiabilité développé en interne. Selon la technologie MOS ou bipolaire, les mécanismes étudiés ont été successivement : Hot Carrier Injection, Bias Temperature instability, Mixed Mode et Reverse base emitter bias. L’investigation a été aussi étendue au niveau circuit. Nous nous sommes ainsi intéressés à l’effet de la dégradation des transistors sur la fréquence d’un oscillateur en anneau et les performances RF d’un amplificateur faible bruit. Les circuits ont été soumis à des contraintes DC , AC et RF. La prédictibilité, établie de ces dégradations, a été validée par des essais de vieillissement expérimentaux sur des démonstrateurs encapsulés et montés sur PCB. Les résultats de ces études ont permis de valider la précision du simulateur et la méthode de calcul quasi-statique utilisée pour calculer les dégradations sous stress dynamiques. Ces travaux de recherche ont pour but d’inscrire cette approche prédictive dans un flot de conception de circuits afin d’assurer leur fiabilité
The work of this thesis focuses on the simulation of the electrical parameters degradation of MOS and bipolar transistors under static and dynamic stresses. This study was conducted using an in-house reliability simulation tool. According to the MOS or bipolar technology, the studied mechanisms were successively: Hot Carrier Injection, Bias Temperature instability, Mixed Mode and Reverse base emitter bias. The investigation was then extended to circuit-level. The effect of transistors degradation on a ring oscillator frequency and the RF performances of a low noise amplifier were investigated. The circuits were subjected to DC, AC and RF constraints. Predictability of these degradations has been validated by experimental aging tests on encapsulated and PCB-mounted demonstrators. The results of these studies proved the accuracy of the simulator and validated the quasi-static calculation method used to predict the degradation under dynamic stress. The goal of this research is to embed this predictive approach into a circuit design flow to ensure its reliability

Actuellement, les machines Asynchrones à Double Alimentation (MADA) sont omniprésentes dans le secteur éolien, grâce à leur simplicité de construction, leur faible coût d’achat et leur robustesse mécanique ainsi que le nombre faible d’interventions pour la maintenance. Cependant, comme toute autre machine électrique, ces génératrices sont sujettes aux défauts de différent ordre (électrique, mécanique, électromagnétique…) ou de différents types (capteur, actionneur ou composants du système). C’est pourquoi, il est primordial de concevoir une approche de diagnostic permettant de manière anticipée, de détecter, localiser et identifier tout défaut ou anomalie pouvant altérer le fonctionnement sain de ce type de machine. Motivés par les points forts des méthodes de diagnostic de défauts à base d’observateurs, nous proposons d’une part, dans cette thèse, une approche de détection, localisation et identification des défauts de la MADA d’une éolienne à vitesse variable, à base des observateurs de Kalman, performants et largement utilisés. Les erreurs d’estimation d’état du filtre de Kalman linéaire et de ses variantes non-linéaires, à noter : le Filtre de Kalman Etendu (EKF) et le Filtre de Kalman sans-Parfum (UKF), sont utilisés comme résidus sensibles aux défauts. En vue d’éviter les fausses alarmes et de découpler les défauts des perturbations et des bruits, l’analyse des résidus générés est réalisée par des tests statistiques tels que : Test de Page Hinkley (PH) et Test DCS (Dynamic Cumulative Sum). Pour la localisation des défauts multiples et simultanés, la Structure d’Observateurs Dédiés (DOS) et la Structure d’Observateurs Généralisés (GOS) sont appliquées. De plus, l’amplitude du défaut est déterminée dans l’étape d’identification de défaut. Les défauts capteurs, actionneurs et composants de la MADA, sont traités dans ce travail de recherche. D’autre part, une étude comparative entre les différents observateurs de Kalman, est élaborée. La comparaison porte sur les critères suivants : le temps de calcul, la précision et la vitesse de convergence des estimations
Actually, the Doubly Fed Induction Generators (DFIG) are omnipresent in the wind power market, owing to their construction simplicity, their low purchase cost and their mechanical robustness. However, as any other electrical machine, these generators are subject to defects of different order (electrical, mechanical, electromagnetic ...) or of different type (sensor, actuator or system). That’s why, it is important to design an effective diagnostic approach, able to early detect, locate and identify any defect or abnormal behavior, which could undermine the healthy operation of this machine On the one hand, motivated by the observer-based fault diagnosis methods strengths, we proposed, in this thesis, a diagnostic approach for the faults detection, localization and identification of the DFIG used in variable speed wind turbine. This approach is based on the use of the efficient and widely used Kalman observers. The state estimation errors of the linear Kalman filter and the non-linear Kalman filters, named: The Extended Kalman Filter (EKF) and the Unscented Kalman Filter (UKF) are used as faults sensitive residuals. In order to avoid false alarms and to decouple faults from disturbances and noises, the faults detection is carried out by the analysis of the residuals generated, by the mean of statistical tests such as: Hinkley Page Test (PH) and DCS Test (Dynamic) Cumulative Sum). For the localization step in case of multiple and simultaneous faults, the Dedicated Observer scheme (DOS) and the Generalized Observer scheme (GOS) are applied. In addition, the fault level is determined in the fault identification step. Sensor faults, actuator and system faults of DFIG, are treated in this research work. On the other hand, a comparative study between the three Kalman observers proposed is performed. The comparison was done in terms of (1) the computation time, (2) the estimation accuracy, and (3) the convergence speed

Un test permet d'assurer la sécurité de fonctionnement des circuits VLSI. La première partie montre l'intérêt dans un tel contexte d'un processeur facilement testable; la deuxième partie développe pour de tels microprocesseurs une stratégie de test. Dans la troisième partie est traité le problème de la définition des vecteurs de test des circuits logiques programmables. Développement d'un test pour multiplieur itératif