Добірка наукової літератури з теми "Testable conception"

Cette thèse concerne l'étude de la testabilité des conceptions flot de données des systèmes réactifs développés à l'aide de deux environ développement SCADE et SIMULINK. La testabilité, utilisée pour estimer de manière prédictive la facilité à tester un système, est évaluée par deux mesures : la contrôlabilité et l'observabilité. Nous utilisons la technologie SATAN basée sur la théorie de l'information pour modéliser le transfert d'information dans le système. Les mesures de testabilité sont calculées à partir de la perte d'information dans le schéma d'opérateurs, où chacun des opérateurs contribuent à cette perte d'information. La perte d'information d'un opérateur est calculée soit exhaustivement sur la base de la "table de vérité" de la fonction de l'opérateur, soit de manière statistique via les résultats de simulation de l'opérateur. Notre approche a été intégrée dans un outil permettant une analyse automatique de testabilité<br>This work concerns the testability analysis of data-flow designs of reactive systems developed by using two development environments SCADE and SIMULINK. The testability, which is used to estimate the facility to test a system, is a combination of two measures : controllability an observability. We use the SATAN technology, which is based on the information theory, to model the transfer of information in the system. The testability measures are computed from the loss of information in the system, where each operator contributes to this loss. The loss of information of an operator can be evaluatedeither exhaustively by basing on the "truth table" of the function of the operator, or statistically by basing on the simulation results of the operator. Our approach is integrated in a tool allowing an automatic analysis of testability of graphical data-flow designs of reactive systems

Le test de logiciel apparaît aujourd'hui comme le moyen principal pour la validation du fonctionnement d'un programme. Les travaux présentés au cours de cette thèse s'articulent autour de trois contributions qui se concentrent sur certaines spécificités de la programmation et de la conception orientée objet pour l'étude de solutions particulières pour le test d'un composant. La qualité des cas de test étant un facteur important pour une validation efficace, le premier point concerne l'étude d'algorithmes évolutionnistes pour la génération automatique de cas de test pour un composant. Nous nous intéressons ensuite à l'impact de la conception par contrat sur deux aspects du test d'un assemblage de composants : la détection et la localisation d'erreur. Enfin, certaines configurations sont identifiées sur un diagramme de classes, comme difficiles à tester, et des solutions sont proposées pour résoudre ces problèmes dés la conception et éviter ainsi d'implanter un programme peu testable.

Le travail de cette thèse est à l'interface des dom aines de la recherche opérationnelle et de la micro -électronique. Il traite de l'utilisation des techniques d'optimisation combinatoire pour la DFT (Design For Test) des Circuits Intégrés (CI). Avec la croissance rapide et la complexité des CI actuels, la qualité ainsi que le coût du test sont devenus des paramètres importants dans l'industrie des semi-conducteurs. Afin de s'assurer du bon fonctionnement du CI, l'étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d'un CI. Pour répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d'éventuels défauts. Pour cela, il devient incontournable d'appréhender la phase de test dès les étapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise à améliorer la testabilité des CI. Plusieurs problèmes d'optimisation et d'aide à la décision découlent de la micro-électronique. La plupart de ces travaux traitent des problèmes d'optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont à un niveau de conception plus amont, la DFT en présynthèse au niveau transfert de registres ou RTL (Register Transfer Level). Cette thèse se découpe en trois parties. Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de test des CI. La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés dans cette partie. Dans la deuxième partie, nous nous intéressons au problème de l'optimisation de l'insertion des chaîne s de scan. A l'heure actuelle, le "scan interne" est une des techniques d'amélioration de testabilité ou de DFT les plus largement adoptées pour les circuits intégrés numériques. Il s'agit de chaîner les éléments mémoires ou bascules du circuit de sorte à former des chaînes de scan qui seront considérées pendant la phase de test comme points de contrôle et d'observation de la logique interne du circuit. L'objectif de notre travail est de développer des algorithmes permettant de générer pour un CI donné et dès le niveau RTL des chaînes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes dans un graphe pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de chaînes hamiltoniennes de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up DeFacTo Technologies. La troisième partie s'intéresse au problème de partage de blocs BIST (Built In Self Test) pour le test des mémoires. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types et tailles, ainsi que des règles de partage des colliers en série et en parallèle, il s'agit d'identifier des solutions au problème en associant à chaque mémoire un collier. La solution obtenue doit minimiser à la fois la surface, la consommation en puissance et le temps de test du CI. Pour résoudre ce problème, nous avons conçu un prototype nommé Memory BIST Optimizer (MBO). Il est constitué de deux phases de résolution et d'une phase de validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des règles de partage et d'abstraction des technologies utilisées. La deuxième phase utilise les algorithmes génétiques pour l'optimisation multi-objectifs afin d'obtenir un ensemble de solutions non dominées. Enfin, la validation permet de vérifier que la solution fournie est valide. De plus, elle affiche l'ensemble des solutions à travers une interface graphique ou textuelle. Cela permet à l'utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est intégré dans un flot d'outils à ST-microelectronics pour une utilisation par ses clients<br>This thesis is a research contribution interfacing operations research and microelectronics. It considers the use of combinatorial optimization techniques for DFT (Design For Test) of Integrated Circuits (IC). With the growing complexity of current IC both quality and cost during manufacturing testing have become important parameters in the semiconductor industry. To ensure proper functioning of the IC, the testing step is more than ever a crucial and difficult step in the overall IC manufacturing process. To answer market requirements, chip testing should be fast and effective in uncovering defects. For this, it becomes essential to apprehend the test phase from the design steps of IC. In this context, DFT techniques and methodologies aim at improving the testability of IC. In previous research works, several problems of optimization and decision making were derived from the micro- electronics domain. Most of previous research contributions dealt with problems of combinatorial optimization for placement and routing during IC design. In this thesis, a higher design level is considered where the DFT problem is analyzed at the Register Transfer Level (RTL) before the logic synthesis process starts. This thesis is structured into three parts. In the first part, preliminaries and basic concepts of operations research, IC design and manufacturing are introduced. Next, both our approach and the solution tools which are used in the rest of this work are presented. In the second part, the problem of optimizing the insertion of scan chains is considered. Currently, " internal scan" is a widely adopted DFT technique for sequential digital designs where the design flip-flops are connected into a daisy chain manner with a full controllability and observability from primary inputs and outputs. In this part of the research work, different algorithms are developed to provide an automated and optimal solution during the generation of an RTL scan architecture where several parameters are considered: area, test time and power consumption in full compliance with functional performance. This problem has been modelled as the search for short chains in a weighted graph. The solution methods used are based on finding minimal length Hamiltonian chains. This work was accomplished in collaboration with DeFacTo Technologies, an EDA start-up close to Grenoble. The third part deals with the problem of sharing BIST (Built In Self Test) blocks for testing memories. The problem can be formulated as follows: given the memories with various types and sizes, and sharing rules for series and parallel wrappers, we have to identify solutions to the problem by associating a wrapper with each memory. The solution should minimize the surface, the power consumption and test time of IC. To solve this problem, we designed a prototype called Memory BIST Optimizer (MBO). It consists of two steps of resolution and a validation phase. The first step creates groups of compatibility in accordance with the rules of abstraction and sharing that depend on technologies. The second phase uses genetic algorithms for multi-objective optimization in order to obtain a set of non dominated solutions. Finally, the validation verifies that the solution provided is valid. In addition, it displays all solutions through a graphical or textual interface. This allows the user to choose the solution that fits best. The tool MBO is currently integrated into an industrial flow within ST-microelectronics

Proposition d'une methode d'aide a la conception de systemes testables, qui vise a guider le concepteur pour l'inclusion de fonctionnalites de test dans son systeme, quelle que soit l'etape de developpement de ce systeme. L'objectif de cette methode est double. Elle permet d'abord d'optimiser au maximum le temps de developpement du test en etudiant le plus tot possible la testabilite du systeme et en favorisant le rapprochement entre les concepteurs et les specialistes du test. Le deuxieme objectif est de developper une architecture du test capable d'assurer une maintenance ulterieure efficace et fiable. Mise en uvre dans l'outil sta que nous avons developpe, cette methode adopte une approche ascendante, traitant tour a tour la testabilite des circuits, des cartes (ou mcms), et enfin du systeme global. A chaque niveau, des strategies de test sont proposees et des decisions sont prises de facon interactive entre l'outil et l'utilisateur. Une strategie d'evaluation de la testabilite des cartes, de mcms et eventuellement de systemes integres est aussi proposee et integree dans la methode. Des passerelles vers des outils de generation de structures de test, d'analyse de testabilite au niveau circuit, de synthese en vue du test ou de synthese tout court, assurent l'aspect modulaire de la methode.

Ce microprocesseur reconfigurable en fin de fabrication, afin de tolérer les défauts de fabrication, est destine à être le CUR d'un microcontrôleur pour les applications de l'automatisme à haute sureté de fonctionnement

L'évolution des outils de conception assistée par ordinateur de circuits numériques fortement intégrés permet d'envisager la réalisation rapide de circuits intégrés de haute complexité logique. Toutefois, plus ces circuits deviennent complexes, plus leur test devient difficile; il est donc fondamental de prendre en compte les techniques de testabilité au plus tôt lors de la définition du circuit. Dans le projet MaRS (machine à reduction symbolique), trois circuits spécifiques fortement intégrés ont été développés; l'auteur propose des modifications de chacune des architectures, des techniques de conception adaptées rendant le test possible et des vecteurs de tests pour chacun de ces circuits. Ces circuits sont montés sur une carte en circuit imprime multi-couche: il propose alors une technique permettant de réaliser le test des différentes interconnexions de la carte. Ces circuits ont été réalisés, les vecteurs de tests définis sont passés sur un testeur de l'intégration complète de la machine a permis de valider le bon fonctionnement de chacun d'eux.

Le travail de cette thèse est à l'interface des dom aines de la recherche opérationnelle et de la micro -électronique. Il traite de l'utilisation des techniques d'optimisation combinatoire pour la DFT (Design For Test) des Circuits Intégrés (CI). Avec la croissance rapide et la complexité des CI actuels, la qualité ainsi que le coût du test sont devenus des paramètres importants dans l'industrie des semi-con ducteurs. Afin de s'assurer du bon fonctionnement du CI, l'étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d'un CI. Pour répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d'éventuels défauts. Pour cela, il devient incontournable d'appréhender la phase de test dès les étapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise à améliorer la testabilité des CI. Plusieurs problèmes d'optimisation et d'aide à la décision découlent de la micro-électronique. La plupart de ces travaux traitent des problèmes d'optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont à un niveau de conception plus amont, la DFT en présynthèse au niveau transfert de registres ou RTL (Register Transfer Level). Cette thèse se découpe en trois parties. Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de test des CI. La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés dans cette partie. Dans la deuxième partie, nous nous intéressons au problème de l'optimisation de l'insertion des chaîne s de scan. A l'heure actuelle, le "scan interne" est une des techniques d'amélioration de testabilité ou de DFT les plus largement adoptées pour les circuits intégrés numériques. Il s'agit de chaîner les éléments mémoires ou bascules du circuit de sorte à former des chaînes de scan qui seront considérées pendant la phase de test comme points de contrôle et d'observation de la logique interne du circuit. L'objectif de notre travail est de développer des algorithmes permettant de générer pour un CI donné et dès le niveau RTL des chaînes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes dans un graphe pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de chaînes hamiltoniennes de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up DeFacTo Technologies. La troisième partie s'intéresse au problème de partage de blocs BIST (Built In Self Test) pour le test des mémoires. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types et tailles, ainsi que des règles de partage des colliers en série et en parallèle, il s'agit d'identifier des solutions au problème en associant à chaque mémoire un collier. La solution obtenue doit minimiser à la fois la surface, la consommation en puissance et le temps de test du CI. Pour résoudre ce problème, nous avons conçu un prototype nommé Memory BIST Optimizer (MBO). Il est constitué de deux phases de résolution et d'une phase de validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des règles de partage et d'abstraction des technologies utilisées. La deuxième phase utilise les algorithmes génétiques pour l'optimisation multi-objectifs afin d'obtenir un ensemble de solutions non dominées. Enfin, la validation permet de vérifier que la solution fourn ie est valide. De plus, elle affiche l'ensemble des solutions à travers une interface graphique ou textuelle. Cela permet à l'utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est intégré dans un flot d'outils a ST-microelectronics pour une utilisation par ses clients.