Academic literature on the topic 'Bits flottant'

La carte accelerateur, presentee ici, permet de calculer a l'aide d'algorithmes bien connus (tchebychev, newton-raphson), les fonctions mathematiques elementaires. C'est un module microprogrammable travaillant en arithmetique flottante 32 bits, dont l'architecture s'articule autour du processeur virgule flottante am 29325 et qui a ete concu pour un systeme vme

Cette these decrit l'architecture et la realisation d'un processeur flottant 32 bits entierement testable. Ce processeur realise des operations flottantes sur 32 bits selon les formats ieee-p745 10. 0, dec-vax et le complement a deux. Il inclut une ram interne de 16 mots de 32 bits permettant la sauvegarde interne des donnees. Il effectue en plus des operations arithmetiques (addition, soustraction et multiplication), les operations de conversion entier-flottant ainsi que les operations de conversion inter-formats. L'integration de 3 elements: un additionneur/soustracteur combinatoire, un multiplieur combinatoire et une memoire vive (ram), fait la difference entre notre processeur flottant et les autres processeurs implantes. En combinant ces 3 fonctions nous avons cherche a resoudre le probleme du traitement rapide des operations flottantes, mais aussi celui non moins important de transfert efficace des operandes. Cette architecture permet de realiser aisement les sequences arithmetiques repetitives comme la multiplication-accumulation et la division par l'algorithme de newton-raphson. La conception et l'architecture de ce circuit tiennent compte d'une testabilite totale de 100%. En effet, considerant l'accessibilite et l'observabilite, 10000 vecteurs de test ont ete generes

Etude d'un processeur specialise capable d'effectuer des calculs complexes et repetitifs pour evaluer les modeles de composants electroniques. Pour cela on developpe un algorithme parallele qui sera implante dans le processeur arithmetique. Enfin une description en fuite sur l'architecture de l'accelerateur de calcul

Réalisation d'un calculateur spécialisé pour le calcul de la conductivité électrique d'un réseau de résistances aléatoires Le calculateur spécialisé PERCOLA est conçu pour effectuer de longues simulations numériques sur un problème de Mécanique Statistique des systèmes désordonnés de type percolation. L'objectif est d'améliorer d'un ordre de grandeur les valeurs actuelles des exposants critiques qui caractérisent le comportement au seuil de percolation de la conductivité électrique d'un réseau de résistances aléatoires. Le calculateur spécialisé met en œuvre un algorithme itératif très performant pour calculer la conductivité d'un tel réseau. Bien qu'optimisée pour un algorithme particulier, cette machine présente les caractéristiques générales d'un calculateur 64 bits flottant microprogrammable permettant des possibilités d'utilisations futures pour d'autres problèmes. Son architecture est du type pipeline avec un parallélisme interne résultant de l'indépendance entre ses diverses composantes : mémoires, ALUs et multiplicateurs (composants WEITEK), contrôle des chemins des données, séquenceur (composant ANALOG DEVICES), générateurs d'adresses et générateur de nombres aléatoires. La vitesse maximale de calcul en mode pipeline est de 25 Mégaflops. Pour le problème de percolation, la vitesse de calcul est 10% plus élevée que celle d'un supercalculateur Cray XMP
A special purpose computer for the calculation of the electric conductivity of a random resistor network. The special purpose computer PERCOLA is designed for long numerical simulations on a percolation problem in Statistical Mechanics of disordered media. Our aim is to improve the actual values of the critical exponents characterizing the behavior of random resistance networks at percolation threshold. The architecture of PERCOLA is based on an efficient iterative algorithm used to compute the electric conductivity of such networks. The calculator has the characteristics of a general purpose 64- bit floating point microprogrammable computer that can run programs for various types of problems with a peak performance of 25 Mflops. This high computing speed is a result of the pipeline architecture based on internal parallelism and separately microcode controlled units such as: data memories, a microcode memory, ALUs and multipliers (both WEITEK components), various data paths, a sequencer (ANALOG DEVICES component), address generators and a random number generator. Thus, the special purpose computer runs percolation problem program 10 percent faster than the supercomputer CRAY XMP

Cette these developpe deux aspects de la conception des circuits integres: 1) le premier aspect correspond a la methodologie d'implantation du processeur de calcul en virgule flottante developpe au laboratoire masi par l'equipe de cao & vlsi de l'universite pierre et marie curie, 2) le deuxieme aspect presente les travaux concernant une methodologie de test a la conception conduisant aussi bien a la validation fonctionnelle et electrique au cours de la conception qu'a la testabilite apres fabrication. Le premier aspect a des implications a differents niveaux: 1) au niveau assemblage par l'introduction d'une methodologie de conception specifique au circuit, 2) au niveau electrique pour le choix et la conception d'une bibliotheque de cellules standards qui tient compte des caracteristiques dynamiques des signaux sur chaque nud du circuit. Le deuxieme aspect a pour resultat l'introduction d'une technique originale de recherche de vecteurs de test. De meme, la validation fonctionnelle de ce circuit sera invoquee en resolvant les principaux problemes de coherence entre les masques dessines et la liste des interconnexions

Dans un premier temps nous avons etudie les differentes architectures de calculateurs rapides et les techniques mises en oeuvre pour realiser des traitements numeriques a vitesses elevees. Puis dans un deuxieme temps nous developpons une programmation originale de la fft diminuant de 20% la charge de calcul; nous demontrons la necessite de travailler en arithmetique flottante pour effectuer des fft bidimensionnelles. Enfin nous decrivons l'architecture du processeur microprogrammable tant sur le plan materiel (parallelisme, pipeline,. . . ) que logiciel (microprogrammes, bibliotheque) et presentons les performances obtenues