Academic literature on the topic 'Circuit integre cmos'

Cette etude developpe les causes et les consequences des effets d'antenne, qui apparaissent lors des procedes plasma, et qui sont a l'origine de la creation de tensions parasites aux bornes des transistors mos. Tout d'abord, un protocole experimental a ete mis au point. Il est base sur des structures de test cmos dites antenne, et sur la caracterisation de reacteurs plasma par des matrices de capteurs eeprom de tension et de courant. Ensuite, les deux principaux mecanismes a l'origine des effets d'antenne ont ete experimentalement isoles dans differents procedes plasmas pour la gravure de lignes et de trous, et pour le depot de couches isolantes. Le premier phenomene est lie a la forme des motifs constituant l'antenne, qui cause un effet d'ombrage electronique. Le second est lie a l'uniformite du plasma au dessus de la plaque. Si un modele base sur une representation maxwellienne des electrons du plasma suffit a expliquer qualitativement la polarite et l'evolution des tensions d'antenne dues aux effets d'ombrages, ce type de modele montre ses limites pour un plasma non-homogene, notamment avec un plasma magnetise. Diverses methodes sont ensuite testees pour reduire les tensions d'antenne, selon leur origine : optimisation du reacteur plasma, des parametres caracteristiques du procede (pression, puissance source), ou alors prevention des effets d'antenne lors de la conception des circuits, notamment par l'utilisation de diodes de protection. Enfin, nous montrons que les degradations resultantes des effets d'antenne changent de nature lorsque l'epaisseur d'oxyde de grille diminue, et sont aussi fonction de parametres tels que la temperature, la taille du composant mos, la nature de l'oxyde de grille. Nous discutons enfin de la validite des lois statistiques usuelles aux phenomenes de claquage pour interpreter les degradations dues aux effets d'antenne.

Ce memoire traite des effets de petites dimensions du transistor metal-oxyde-semiconducteur (mos). Les principales methodes de maigrissement sont analysees et les grandes lignes de l'evolution des technologies mos sont esquissees. Un modele courant-tension du transistor, qui prend en compte ces effets physiques et qui se prete bien a une extraction de parametres rapide et facile, est adopte. Cette derniere etude est concretisee par la mise au point et la programmation d'un banc de caracterisation en continu. Une structure d'amplificateur operationnel est etudiee et realisee dans une technologie cmos reduite. Enfin, les consequences des petites dimensions sur les performances de cet amplificateur operationnel sont evaluees.

La reduction spectaculaire des dimensions des transistors bipolaires et mosfet en technologies cmos et bicmos s'est accompagnee d'une croissance des densites d'integration et surtout d'une augmentation tout aussi spectaculaire des performances de ces transistors. Des frequences de transition de 20 ghz sont aujourd'hui atteintes pour des technologies silicium sub-microniques en phase industrielle. Ces technologies sont appelees a jouer un role important pour la realisation de circuits integres radiofrequences et hyperfrequences. En raison des performances dynamiques toujours plus grandes de ces transistors, les mesures de parametres s et du facteur de bruit, dans le domaine des hyperfrequences ont ete introduites pour le developpement de ces nouvelles technologies et la construction des modeles de dispositifs passifs et actifs, indispensables a la conception des circuits integres analogiques hyperfrequences. Les methodes de mesures hyperfrequences, realisees a l'aide d'analyseurs vectoriels de reseaux, et de caracterisation du facteur de bruit des transistors sont presentees dans une approche de test industriel. Les etapes de mesure, de calibrage et de correction, specifiquement appliquees a la caracterisation des technologies cmos et bicmos sur tranche de silicium, ont ete automatisees et decrites ainsi que les outils necessaires a cette caracterisation. Les resultats d'extraction des frequences de transition, des frequences maximales d'oscillation et des parametres de modeles des dispositifs actifs tels que les transistors bipolaires et mosfet, mais aussi les resultats de caracterisation d'elements passifs tels que les inductances ou les lignes de transmission sont presentes pour les technologies avancees cmos et bicmos 0,7 et 0,5 um

Dans ce memoire est presentee une methode permettant l'abstraction d'equations logiques de circuits integres cmos. L'approche proposee se base sur l'abstraction prealable d'un reseau de portes orientees a partir de la description du circuit au niveau transistor. Ce type de description, dont ne disposent pas toujours les concepteurs (generateurs, full-custom etc. ), peut etre utilisee par des verificateurs temporels ou fonctionnels rapides. Certains outils de test s'appuient aussi sur ce type de description. La modelisation du circuit en sous-reseaux etant presentee, l'etude realisee ici porte sur les conditions de conduction des chemins electriques qui composent ces sous-reseaux. La prise en compte de leur environnement (contraintes sur les entrees) passe par la detection et l'exploitation des correlations logiques entre les signaux du circuit. La description comportementale des sous-reseaux, est derivee des chemins electriques. La methode proposee s'appuie essentiellement sur les informations logiques qu'il est possible de deriver de la structure du circuit. En particulier, elle ne s'appuie pas sur une bibliotheque de formes pre-definies et ne requiert pas d'information de la part du concepteur du circuit. Elle peut donc etre appliquee a des circuits, dont la structure interne n'est pas connue. Les algorithmes implementant cette methode sont decrits, ainsi que les resultats obtenus sur des circuits de provenance universitaire, et industrielle

Desde la invención en 1960 del transistor de efecto de campo metal-óxido-semiconductor (MOSFET por sus siglas en inglés), la industria de semiconductores no ha cesado en la creación de nuevas invenciones para reducir las dimensiones de los transistores de la escala micrométrica (< 10-μm) a las dimensiones actuales de 7-14-nm, o incluso para la creación del nuevo nódulo tecnológico de 5-nm, cuya fabricación está prevista para 2020-2021, con el objetivo de fabricar dispositivos más fiables y circuitos más avanzados, con miles de millones de transistores por chip. Con todos los beneficios que aporta el escalado aplicado a las dimensiones de los transistores en cuanto a potencia, área y rendimiento, el hecho de aproximarse a la escala atómica acarrea el aumento de variaciones en el rendimiento intrínseco de los transistores, por lo que la fiabilidad de los dispositivos y circuitos fabricados puede verse seriamente comprometida. De esta forma, las variaciones en los parámetros de transistores fabricados, como la tensión umbral o la movilidad, así como su degradación a lo largo del tiempo, han pasado a ser un motivo de preocupación en el diseño de circuitos integrados con dispositivos nanométricos. Además, el aumento significativo en las corrientes de fuga en los transistores debidas al escalado del aislante de puerta, ha favorecido la utilización de nuevos y más complejos dieléctricos de puerta para incrementar la fiabilidad de los dispositivos, como el oxinitruro de silicio (SiON) o los aislantes de puerta de metal (HKMG). Asimismo, también han surgido dispositivos con nuevas geometrías tales como los FinFETs, FDSOI o MuGFETs para continuar con el escalado y poder tener mejor control de los efectos de canal corto. La variabilidad en los parámetros de los transistores, estocástica por naturaleza, debe ser caracterizada de forma masiva para poder capturar aquellas variaciones con un muestreo estadístico representativo. Las fuentes de variabilidad están divididas en dos grupos: primero, la variabilidad a tiempo cero, que tiene lugar durante el proceso de fabricación y que consiste en un cambio permanente (ya sea aleatorio o sistemático) en los parámetros del dispositivo; y segundo, la variabilidad dependiente del tiempo, que tiene lugar a lo largo del tiempo cuando los dispositivos o circuitos funcionan en condiciones nominales. Esta incluye efectos transitorios como el Random Telegraph Noise, mecanismos de degradación o envejecimiento, como el Hot Carrier Injection, Bias Temperature Instability, Time Dependent Dielectric Breakdown, Stress Induced Leakage Currents, etc., pueden derivar en una degradación progresiva o en un fallo permanente. Con el objetivo de reducir o mitigar los efectos de la variabilidad, se requieren nuevas técnicas de diseño de circuitos que tengan en cuenta el impacto combinado de la variabilidad de proceso, junto con la variabilidad dependiente del tiempo en nodos tecnológicos avanzados. Dichas técnicas emplean precisos modelos compactos basados en la caracterización estadística de dispositivos individuales. En este sentido, proporcionar una caracterización estadísticamente precisa de los efectos de la variabilidad en tecnologías CMOS modernas, ha resultado ser clave para lograr circuitos integrados verdaderamente fiables. En este sentido, esta tesis pretende contribuir a la caracterización masiva y a la estimación precisa del tiempo de vida de tecnologías nanométricas CMOS mediante el análisis exhaustivo de datos estadísticos. Para poder llevarlo a cabo, todos los inconvenientes relacionados con las técnicas convencionales de caracterización en serie basadas en obleas de silicio más comunes, que exigen meses o incluso años de caracterización ininterrumpida de dispositivos, se han solventado gracias al nuevo diseño de un circuito integrado versátil basado en una estructura matricial de transistores MOSFET, junto con el diseño de un sistema de caracterización totalmente automatizado dedicado a la caracterización estadística de transistores MOSFET en circuitos integrados.<br>Since the invention in 1960 of the Metal Oxide Semiconductor Field Effect Transistor (MOSFET), the CMOS semiconductor industry has invariably invented new feats to progressively reduce the minimum gate length, from the micrometer scale (< 10-μm) to the nowadays 7-14-nm gate lengths or the new 5-nm technology node predicted to be manufactured in 2020-2021, all with the aim of fabricating more reliable devices and even more advanced circuits and systems, with billions of transistors per chip. With all the benefits that transistor size scaling brings to power, area and performance, approaching the atomic scale poses an important peril: the increase of variations of the transistor’s intrinsic performance, thus critically compromising the fundamental reliability of the fabricated devices and circuits. In this way, variations of fabricated transistor parameters, like for instance threshold voltage or mobility, as well as their degradation during circuit functionality, have become an increasing concern in nanometer integrated circuit design. Moreover, a significant increase of gate leakage current has emerged due to the scaling in the thickness of the transistor’s insulator. In this scenario, to increase performance and reliability of the fabricated devices, new and more complex stack materials have been introduced, such as Silicon oxynitride (SiON), High-K Metal gate insulators (HKMG) and new devices geometries like FinFETs, FDSOI or MuGFETs have emerged in ultra-scaled technology nodes to continue with the scaling trend and have better control of the short channel effects. The variability in the transistor parameters, stochastic by nature, must be massively characterized to capture those variations with a representative and sound statistical sampling. Variability sources are divided in two different types: first, the time-zero variability, typically known as process variability which occurs during the fabrication process and consists in a permanent either random or systematic, shift of the device parameters; second, the time-dependent variability, which occurs during device or circuit operation over time and includes transient effects like Random Telegraph Noise, and degradation mechanisms or aging effects, like Hot Carrier Injection, Bias Temperature Instability, Time Dependent Dielectric Breakdown, Stress Induced Leakage Current, etc., which are potential sources of device and IC variability that can lead transistors to a progressive degradation or to a permanent failure. To reduce or mitigate variability effects, novel variability-aware circuit design techniques are required to assess the combined impact of time-zero and time-dependent variability in advanced technology nodes. Variability-aware techniques utilize accurate compact models, which are based in statistical characterization of individual MOSFET devices. In this regard, providing statistically accurate characterization of TZV and TDV effects in modern CMOS technologies has, therefore, become a key step in the path towards attaining truly reliable integrated circuits. In this context, this thesis will contribute to the characterization and lifetime prediction of nanometer CMOS technologies through a thorough study of an extensive statistical data samples. To do so, issues related to typical serial characterization techniques, which require months or even years of continuous non-stop device testing, are overcome thanks to a novel and versatile array-based IC chip design in conjunction with a full-custom characterization framework. These two key elements, the IC and the framework, can effectively be utilized to statistically characterize the impact of different device variability sources in nanometer-scale MOSFETs while significantly and outstandingly reducing the required characterization time.

L'isolation des circuits cmos est une des cles de leur miniaturisation extreme. Les technologies d'isolation de l'ulsi devront eliminer les risques de courants de fuite et de "latch up" a la peripherie du caisson, ainsi que les phenomenes perimetriques, dus a l'isolation de champ, qui degradent les performances des petits transistors (tension de seuil, capacite de diffusion). L'isolation dielectrique du caisson par tranchee profonde est choisie ici pour sa compatilibite avec les filieres de fabrication existantes. La principale difficulte de la technique reside dans la gravure parfaitement verticale des tranchees. Le remplacement de l'isolation de champ, par oxydation localisee du silicium (locos), par une technique de depots d'oxyde de silicium nivelles (box) necessite la mise au point d'un procede de "planarisation" de l'oxyde. La mise en place de la filiere technologique et la conception des dispositifs de test sont finalement exposees

La precision de l'analyse temporelle statique est obtenue par une modelisation fine des temps de propagation dans les circuits cmos. Cette modelisation doit prendre en compte les caracteristiques statiques et dynamiques des transistors mos, les effets de front, les conflits et les effets de couplage. Une methode est presentee pour la prise en compte de ces phenomenes, dans une approche generale capable de traiter la diversite des montages rencontres dans les circuits cmos. Un analyseur temporel statique, tas, est decrit. Ce logiciel est capable de traiter des circuits contenant des centaines de milliers de transistors dans des temps cpu qui se mesurent en secondes, fournissant des resultats proches a moins de 10 pour cent pres des simulateurs electriques

Le memoire traite de la difficulte de conception des circuits integres microniques et submicroniques, l'accent etant mis tout particulierement sur les problemes de surete de fonctionnemnt lies a l'occurence de fautes provoquees lors de la circulation de courants de substrat. L'originalite de cette etude reside dans le fait que chaque probleme phenomene physique etudie et les solutions permettant de la pallier sont illustres de cas reels rencontres sur des circuits du commerce. De plus, pour les necessites des differentes analyses physiques realisees, une etude theorique des caracteristiques dynamiques de la technologie cmos a ete menee a bien. Ainsi, une modelisation de l'initialisation interne du latch-up met en evidence l'etroite relation de ce phenomene avec les proprietes dynamiques du circuit