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Dissertations / Theses on the topic 'Circuit logique programmable'

Author: Grafiati
Published: 4 June 2021
Last updated: 25 May 2024

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Ben, Dhia Arwa. "Durcissement de circuits logiques reconfigurables." Thesis, Paris, ENST, 2014. http://www.theses.fr/2014ENST0068/document.

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Abstract:
Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques devienn
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Ben, Dhia Arwa. "Durcissement de circuits logiques reconfigurables." Electronic Thesis or Diss., Paris, ENST, 2014. http://www.theses.fr/2014ENST0068.

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Abstract:
Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques devienn
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Amoura, Aadil. "Synthese logique sur reseaux programmables de type FPGA et CPLD." Grenoble INPG, 1998. http://www.theses.fr/1998INPG0158.

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Abstract:
Cette these se situe dans le cadre de la synthese logique. L'objectif de ce travail est de resoudre des problemes fondamentaux de la synthese logique sur les reseaux programmables de type fpga et cpld, lies a la decomposition technologique et a la prediction temporelle sur ce type de boitiers. La premiere partie du travail s'interesse aux techniques de decomposition technologique permettant un ciblage heterogene sur les reseaux programmables de type fpga. Nous partons des techniques classiques, puis sont proposees des alternatives basees sur le principe de couverture des nuds et la decompositi
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Hanriat, Stéphane. "Synthèse logique à base de règles pour les compilateurs de silicium." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00322203.

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Abstract:
L'optimisation de la synthèse logique de circuits dépend de la structure matérielle cible pour les circuits combinatoires (logique aléatoire, réseaux prédiffusés, PLA...) ainsi que de l'architecture choisie par le concepteur pour les circuits plus complexes (contrôleur). On propose un système de synthèse flexible à base de règles (système ASYL). Ces règles traduisent les critères d'optimisation des structures cibles ainsi que les choix de conception. L'illustration pratique concerne essentiellement la synthèse des fonctions booléennes sur PLA et la synthèse de contrôleur
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Belrhiti, Alaoui Mohammed. "Nouvelles Méthodes de Synthèse Logique et Application aux Réseaux Programmables." Phd thesis, Grenoble INPG, 1996. http://tel.archives-ouvertes.fr/tel-00346229.

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Abstract:
Cette thèse propose et analyse de nouvelles méthodes de synthèse logique. L'analyse concerne des outils de la "troisième génération" d'écriture de bases irrédondantes de fonctions booléennes, à savoir les minimiseurs dits symboliques. Cette génération de minimiseurs conduit à la solution optimale plus rapidement et avec moins d'espace mémoire que les heuristiques de la minimisation explicite. Elle permet également le calcul de la forme complémentée minimale sans être exposée à des problèmes d'explosion en complexité, ce qui permet d'aboutir à un choix efficace entre une fonction et son complém
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Zhao, Weisheng. "Conception, evaluation and development of the non-volatile programmable logic circuits using the Magnetic Tunnel Junction (MTJ)." Paris 11, 2008. http://www.theses.fr/2008PA112051.

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Abstract:
Ces 20 dernières années, les circuits logiques programmables se sont développés rapidement, notamment grâce à l’avantage présenté par leur reconfigurabilité, leur facilité d’utilisation et le prix réduit de leur procédé de développement. Cependant, la volatilité intrinsèque de leur technologie de réalisation (CMOS) est à l’origine des inconvénients pour ces circuits, tels que : la perte de données en cas de pannes d’alimentation, la latence longue pour initialiser le système à chaque démarrage et la consommation d’énergie en état veille à cause des courants de fuite. Ce dernier point est deven
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Lelong, Lionel. "Architecture SoC-FPGA pour la mesure temps réel par traitement d'image. Conception d'un système embarqué : imageur CMOS et Circuit Logique Programmable." Phd thesis, Université Jean Monnet - Saint-Etienne, 2004. http://tel.archives-ouvertes.fr/tel-00374865.

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Abstract:
La méthode de mesures par PIV (Particle Image Velocimetry) est une technique pour mesurer un champ de vitesse de manière non intrusive et multipoints. Cette technique utilise l'algorithme de corrélation entre deux images consécutives pour déterminer les vecteurs vitesse. La quantité de calcul requis par cette méthode limite son usage à des traitements en temps différé sur ordinateur. Les performances des ordinateurs demeurent insuffisantes pour ce type d'applications sous contrainte temps réel sur des cadences de données élevés. Au vu de ces besoins, la définition et la conception d'architectu
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Lelong, Lionel. "Architecture SoC-FPGA pour la mesure temps réel par traitement d'images. Conception d'un système embarqué : imageur CMOS et circuit logique programmable." Saint-Etienne, 2005. http://www.theses.fr/2005STET4008.

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Abstract:
La méthode de mesures par PIV (Particle Image Velocimetry) est une technique pour mesurer un champ de vitesse de manière non intrusive et multipoints. Cette technique utilise l'algorithme de corrélation entre deux images consécutives pour déterminer les vecteurs vitesse. La quantité de calcul requis par cette méthode limite son usage à des traitements en temps différé sur ordinateur. Les performances des ordinateurs demeurent insuffisantes pour ce type d'applications sous contrainte temps réel sur des cadences de données élevés. Au vu de ces besoins, la définition et la conception d'architectu
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Le, Van Viet. "Optimisation temporelle des réseaux programmables à base de LUT." Phd thesis, Grenoble INPG, 1996. http://tel.archives-ouvertes.fr/tel-00345358.

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Abstract:
Cette thèse a comme objectif l'optimisation temporelle au cours du processus de synthèse des réseaux programmables à base de LUT, en particulier ceux de la famille Flex8000 d'Altera et de la famille XC4000 de Xilinx. L'optimisation temporelle consiste en deux étapes essentielles: la détection de la zone critique et la décomposition technologique orientée vitesse dans cette zone. Les nouvelles notions de zone sensible et de zone critique sont utilisées pour rechercher la zone dont l'optimisation temporelle devrait satisfaire les demandes de l'utilisateur. Un modèle prédictif réaliste du délai d
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Hadjoudja, Abdelkader. "Macrogénération et prédiction temporelle sur les réseaux programmables CPLD." Grenoble INPG, 1997. http://www.theses.fr/1997INPG0177.

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Abstract:
Cette these a essentiellement consiste a etudier la synthese et la generation de macros sur les cibles programmables hierarchique de type cpld. Cette etude porte surtout sur les operateurs arithmetiques de base (additionneurs, comparateur,. . . ). Il s'agit de choisir les architectures appropriees, de generer des equations parametrees, de mettre en place une optimisation utilisant au maximum les ressources specifiques des produits recents de ces composants (mach5 de vantis, et atf1500 d'atmel). Une facette importante de ce travail a concerne les predictions et evaluations temporelles incluant
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Babba, Belgacem. "Synthèse optimisée sur les réseaux programmables de la famille Xilinx." Phd thesis, Grenoble INPG, 1995. http://tel.archives-ouvertes.fr/tel-00346062.

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Abstract:
Cette thèse se situe dans le cadre de la synthèse logique. Elle a pour objet la synthèse logique optimisée de circuits sur réseaux programmables à base de «tables de vérité» de type «Xilinx». Ces réseaux programmables ont été à l'origine du premier succès commercial des réseaux reprogrammables à faible granularité. Une première solution pratiquée industriellement a consisté à associer une bibliothèque équivalente de primitives logiques simples de type «cellule standard» à un réseau Xilinx. Une telle approche conduit à une très pauvre utilisation de la technologie cible car elle ne tire pas pro
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Dutheil, Perrine. "Films minces et multicouches de matériaux piézoélectriques : synthèse par ablation laser ; caractérisation microstructurale et intégration dans des dispositifs SAW." Limoges, 2012. http://aurore.unilim.fr/theses/nxfile/default/749da417-8ed6-4af5-abbc-dc74bab810cb/blobholder:0/2012LIMO4006.pdf.

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Abstract:
La synthèse de films minces et de multicouches à base de matériaux piézoélectriques, AlN et ZnO, a été réalisée par PLD pour des intégrations dans des dispositifs à ondes acoustiques de surface (SAW). L’orientation (002) de couches minces d’AlN hexagonal a été obtenue sur des substrats d’Al2O3(C) et Si (111). Ces couches piézoélectriques ont des vitesses moyennes de propagation des ondes acoustiques respectives de 5230 m. S-1 et 4500 m. S-1. L’orientation (110) d’AlN obtenue sur Al2O3 (R), pour laquelle coïncide la direction de propagation de l’onde acoustique de surface avec l’axe piézoélectr
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Dandache, Abbas. "Conception de PLA CMOS." Phd thesis, Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37596962j.

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Perez, Segovia Tomás. "Paola : un système d'optimisation topologique de PLA." Grenoble INPG, 1985. http://tel.archives-ouvertes.fr/tel-00316330.

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Abstract:
Lors de la conception des circuits intégrés VLSI, les Réseaux Logiques Programmables (P. L. A. ) permettent le dessin automatique des masques à partir d'une description logique. La surface occupée par ces PLAs peut, dans certains cas, s'avérer prohibitive; d'où l'intérêt des méthodes d'optimisation topologique de ceux-ci. Après avoir défini les différentes représentations possibles des PLAs, on présente l'état en ce qui concerne l'optimisation topologique des PLAs. La méthode des «Lignes Brisées» est ensuite détaillée en insistant sur les heuristiques choisies ainsi que sur les interactions qu
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Le, Pelleter Tugdual. "Méthode de discrétisation adaptée à une logique événementielle pour l'utra-faible consommation : application à la reconnaissance de signaux physiologiques." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT043/document.

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Abstract:
Les systèmes embarqués mobiles font partis intégrante de notre quotidien. Afin de les rendre plus adaptésaux usages, ils ont été miniaturisés et leur autonomie a été augmentée, parfois de façon très considérable.Toutefois, les propositions d’amélioration butent désormais sur les possibilités de la technologie des circuitsintégrés. Pour aller plus loin, il faut donc envisager de repenser la chaîne de traitement du signal afin deréduire la consommation de ces dispositifs. Cette thèse développe une approche originale pour exploiterefficacement l’échantillonnage par traversée de niveaux d’une part
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Belhadj, Mohamed Hichem. "Spécification et synthèse de systèmes à controle intensif." Grenoble INPG, 1996. http://www.theses.fr/1996INPG0084.

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Abstract:
La realisation avec succes de nouveaux produits fiables, performants et peu couteux est le resume des defis actuels du marche de l'electronique. Relever ces defis passe par un bon choix des moyens de modelisation et de specification et par l'utilisation d'outils specifiques aux applications visees et aux technologies cibles. Cette these propose quelques elements de reponse pour la specification et la synthese des systemes a controle intensif sur les technologies programmables du type fpga et cpld. Les aspects de specification etudies sont relatifs aux modeles abstraits, aux langages de descrip
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Dekhissi, Habri. "Etude des performances des technologies HCMOS 3 et HCMOS 4." Grenoble 2 : ANRT, 1987. http://catalogue.bnf.fr/ark:/12148/cb37604368s.

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Bai, Hao. "Device-level real-time modeling and simulation of power electronics converters." Thesis, Bourgogne Franche-Comté, 2019. http://www.theses.fr/2019UBFCA014.

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Abstract:
Pour le développement des convertisseurs d’électronique de puissance, la simulation en temps réel joue un rôle essentiel dans la validation des performances des convertisseurs et de leur contrôle avant leur réalisation. Cela permet de simuler et reproduire avec précision les formes d’ondes des courants et tensions des convertisseurs de puissance modélisés avec un pas de temps de simulation correspondant exactement au temps physique. Les circuits d’électronique de puissance sont caractérisés par le comportement non linéaire des interrupteurs. Par conséquent, les représentations des dispositifs
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Bertrand, François. "Conception descendante appliquée aux microprocesseurs VLSI." Phd thesis, Grenoble INPG, 1985. http://tel.archives-ouvertes.fr/tel-00316026.

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Abstract:
Dans la méthode de conception sûre et descendante CAPRI applicable aux circuits intégrés VLSI, on analyse les spécifications initiales à la définition de l'architecture du circuit. La méthode proposée est une méthode par affinements successifs de spécifications dans laquelle on distingue: 1) le choix des algorithmes; 2) le choix du chemin de données associé aux blocs fonctionnels; 3) le choix de la structure de la partie contrôle. Application de la démarche descendante au microordinateur 80 C48 d'INTEL en technologie CMOS
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Osseiran, Adam. "Définition, étude et conception d'un microprocesseur autotestable spécifique : cobra." Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00320884.

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Abstract:
Description des différentes étapes de la conception d'un microprocesseur pour le contrôle des automatismes de sécurité, en particulier pour les systèmes de transport. Ce microprocesseur est autotestable, c'est-à-dire capable de détecter ses propres erreurs. La conception du circuit est basée sur les hypothèses de pannes au niveau analytique dans la technologie NMOS. Les blocs fonctionnels «Strongly Fault Secure» et les contrôleurs «Strongly Code Disjoint» sont à la base des circuits «Self-checking», dits autotestables. Le circuit COBRA démontre la faisabilité d'un microprocesseur autotestable.
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Makni, Mariem. "Un framework haut niveau pour l'estimation du temps d'exécution, des ressources matérielles et de la consommation d'énergie dans les accélérateurs à base de FPGA." Thesis, Valenciennes, 2018. http://www.theses.fr/2018VALE0042.

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Abstract:
Les systèmes embarqués sur puce (SoC: Systems-on-Chip) sont devenus de plus en plus complexes grâce à l’évolution de la technologie des circuits intégrés. Les applications récentes nécessitent des systèmes à haute performances. Les FPGAs (Field Programmable Gate Arrays) peuvent répondre à ces besoins. On retrouve ces FPGA dans de nombreux domaines d’application : systèmes embarqués, télécommunications, traitement du signal et des images, serveurs de calcul HPC, etc. De nombreux défis sont rencontrés par les concepteurs de ces applications, parmi lesquels : le développement des applications comp
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Li, Qian. "Application of artificial neural networks to FPGA-based real-time simulation of power electronic converters." Electronic Thesis or Diss., Bourgogne Franche-Comté, 2023. http://www.theses.fr/2023UBFCA016.

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Abstract:
La signification de la simulation en temps réel dans le développement et la validation des convertisseurs électroniques de puissance, ainsi que de leurs contrôleurs associés dans une configuration matériel dans la boucle (HIL), est largement reconnue. Un modèle précis et détaillé des dispositifs de commutation de puissance joue un rôle crucial pour garantir la crédibilité de la simulation des convertisseurs électroniques de puissance. Cependant, la construction de modèles d'interrupteurs en temps réel de haute précision pose un défi particulier en raison des conflits entre la complexité de cal
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Benmouhoub, Riad. "Méthodologies de conception pour multiprocesseurs sur circuits logiques programmables." Phd thesis, Paris 11, 2007. http://pastel.archives-ouvertes.fr/pastel-00002797.

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Abstract:
L'augmentation continue de la capacité d'intégration d'une part, la complexité croissante des applications embarquées d'autre part, ont conduit aux systèmes sur puce (SoC) puis aux systèmes multiprocesseurs sur puce (MPSoC). Le problème fondamental associé à ces systèmes sur puces de grande taille est celui des méthodologies de conception et de la crise de productivité en résultant ne permettant pas d'exploiter de manière efficace ces circuits. Cette crise de productivité est le résultat d'approches ad-hoc et manuelle de la conception alors que le problème doit être posé comme un problème d'op
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Bonacini, Sandro. "Développement de circuits logiques programmables résistants aux aléas logiques en technologie CMOS submicrométrique." Grenoble INPG, 2007. http://www.theses.fr/2007INPG0131.

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Abstract:
L'électronique associée aux détecteurs de particules du grand collisionneur d'hadrons (LHC), en construction au CERN, fonctionnera dans un environnement très radioactif. Les composants commerciaux ne peuvent pas être employés en proximité du pOint de collision des particules, car ils ne sont pas tolérants aux radiations. Cette thèse contribue à couvrir le besoin en composants programmables résistants aux rayonnements et aux alea logiques pour les expériences de physique des hautes énergies. Ce travail s'est concentré également sur la recherche d'un registre résistant aux alea logiques dans les
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Pottier, Bernard. "Armen : une machine parallele integrant un reseau de circuits logiques programmables." Rennes 1, 1991. http://www.theses.fr/1991REN10063.

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Abstract:
Les circuits logiques programmables de forte capacite, tels que les lca de xilinx, permettent de realiser des unites de calcul qui s'averent dans certains cas plus flexibles et performantes que les unites arithmetiques et logiques des processeurs sequentiels. Le premier chapitre de cette these presente la technologie logique reconfigurable, son utilisation courante et les recherches actuelles sur les applications et la structure des circuits. Le couplage d'un processeur sequentiel avec un circuit logique programmable permet de synthetiser des coprocesseurs locaux tailles sur mesure. Les premie
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Yang, Jie. "Co-design matériel/logiciel à l'aide de FPGA : étude de faisabilité d'un gestionnaire dynamique." Sherbrooke : Université de Sherbrooke, 2003.

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Heron, Olivier. "Test de pannes temporelles dans les circuits programmables de type FPGA-SRAM." Montpellier 2, 2004. http://www.theses.fr/2004MON20101.

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Daga, Jean-MIchel. "Modélisation des performances temporelles des circuits CMOS submicroniques au niveau porte logique." Montpellier 2, 1997. http://www.theses.fr/1997MON20132.

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Abstract:
L'objectif de ce travail etait de proposer une modelisation analytique des performances temporelles des portes cmos submicroniques ayant une precision comparable a celle d'un simulateur electrique. Pour ce faire, une expression explicite du retard de l'inverseur cmos a d'abord ete obtenue en considerant les effets de rampe d'entree, de couplage capacitif entree sortie, ainsi que le courant de court-circuit. L'extension a des portes plus complexes a ete obtenue en utilisant une technique de reduction des reseaux serie. Pour des charges rc, nous montrons que le retard peut etre obtenu en ajoutan
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Parvez, Husain. "Conception et exploration des architectures de circuits FPGA hétérogènes à base de structures matricielles et dédiées aux applications spécifiques." Paris 6, 2010. http://www.theses.fr/2010PA066501.

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Abstract:
La production en faible volume des produits à base de FPGA est très efficace et économique, car ils sont faciles à concevoir et à programmer dans le plus court délai. Les ressources reconfigurables génériques dans FPGA peuvent être programmées pour exécuter une vaste gamme d'applications en temps mutuels exclusifs. Toutefois, la flexibilité des FPGAs les rend beaucoup plus larges, plus lents et consommants plus de courant que leurs homologues ASICs. Par conséquent, les FPGAs sont inadaptés aux applications nécessitant un volume élevé de production, une haute performance ou une faible consommat
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Garcia, Garcia Andrés David. "Estimation et optimisation de la consommation de puissance des circuits logiques programmables du type fpga." Paris, ENST, 2000. http://www.theses.fr/2000ENST0026.

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Abstract:
Diminuer la puissance consommée par les circuits intègres devient une des priorités majeures des concepteurs de systèmes électroniques numériques. Les dernières technologies électroniques offrent des transistors de plus en plus petits et nécessitent une tension d'alimentation de plus en plus faible, ce qui va tout à fait dans le sens de la réduction de la consommation. Le problème vient du fait que les applications sont de plus en plus gourmandes en puissance de calcul et en fonctionnalités, engendrant des tailles de circuit et des fréquences de fonctionnement très élevées. Malgré les progrès
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Garcia, Garcia Andrés David. "Estimation et optimisation de la consommation de puissance des circuits logiques programmables du type FPGA /." Paris : École nationale supérieure des télécommunications, 2000. http://catalogue.bnf.fr/ark:/12148/cb376294618.

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Dutertre, Jean-Max. "Circuits reconfigurables robustes." Montpellier 2, 2002. http://www.theses.fr/2002MON20090.

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Blanchardon, Adrien. "Synthèse d'architectures de circuits FPGA tolérants aux défauts." Electronic Thesis or Diss., Paris 6, 2015. http://www.theses.fr/2015PA066274.

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Abstract:
L'essor considérable de la technologie CMOS a permis l'accroissement de la densité d'intégration selon la loi de Moore. Cependant, la poursuite de cette évolution est en voie de ralentissement dû aux contraintes physiques et économiques. Le défi devient alors de pouvoir utiliser un maximum de circuits tout en tolérant des défauts physiques présents en leur sein. Les circuits reconfigurables de type FPGA (Field Programmable Gate Array) connaissent un succès croissant car leurs performances et leurs capacités d'intégrer des applications très complexes ont directement bénéficié de l'évolution tec
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Maazouzi, Zahir. "Conception des circuits programmables par la réécriture conditionnelle et étude des aspects vectoriels des fonctions booléennes." Orléans, 2001. http://www.theses.fr/2001ORLE2042.

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Abstract:
Dans ce travail, nous proposons une méthode de conception originale pour les circuits combinatoires de type FPLA, basée sur des techniques de réécriture conditionnelle. Ce cadre théorique fort nous permet d'obtenir une méthode correcte (les solutions proposées sont exactes) et complète. L'implémentation du système de règles d'inférences, s'est faite dans un premier temps en utilisant un démonstrateur automatique dans les théories de Horn. Pour améliorer les performances nous avons développé des heuristiques et des stratégies, propres à nos objectifs. Puis nous avons élaboré un nouveau logiciel
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Nassar, Maxime. "Contre-mesures à bas coût contre les attaques physiques sur algorithmes cryptographiques implémentés sur FPGA Altera." Phd thesis, Télécom ParisTech, 2012. http://pastel.archives-ouvertes.fr/pastel-00790669.

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Abstract:
Les attaques en fautes (FA) et par canaux cachés (SCA), permettent de récupérer des données sensibles stockées dans des équipements cryptographiques, en exploitant une fuite d'information provenant de leur implémentation matérielle. Le but de cette thèse est donc de formuler un état de l'art des contre-mesures aux SCA adaptées aux FPGA, ainsi que d'implémenter celles qui seront retenues en minimisant les pertes de performance et de complexité. Le cas des algorithmes symétriques tel AES est spécialement étudié, révélant plusieurs faiblesses des contre-mesures habituelles (DPL et masquage) en te
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Lahrach, Farid. "Tolérance aux pannes des circuits FPGAs à base de mémoire SRAM." Thesis, Troyes, 2016. http://www.theses.fr/2016TROY0028.

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Abstract:
De nos jours, les circuits FPGAs à base de mémoire SRAM sont omniprésents dans les applications électroniques embarquées. Ainsi, ces circuits sont devenus un acteur principal dans l’amélioration du rendement de l’ensemble du spectre des systèmes-sur-puce (SoC). Néanmoins, les pannes se sont accentuées dans ces technologies émergentes, qu’il s’agisse de pannes permanentes provenant d’une forte densité d’intégration, associée à une complexité élevée des procédés de fabrication, ou de pannes transitoires découlant des particules chargées qui heurtent les FPGAs dans leurs environnements d’exploita
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He, Michel Haiyu. "Contribution à l'étude de l'impact des nanotechnologies sur les architectures : apprentissage d'inspiration neuronale de fonctions logiques pour circuits programmables." Paris 11, 2008. http://www.theses.fr/2008PA112301.

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Abstract:
Au regard de l’intérêt porté envers les nanotechnologies, l’objectif de ce travail de thèse est d’étudier l’architecture bioinspirée des nanocomposants pour la réalisation d’un bloc de mémoire associative en guise du bloc de calcul logique universel. La première partie du manuscrit s’intéresse aux problématiques des méthodes de fabrication contemporaine, puis l’étude des propriétés des nanocomposants comme l’alternative éventuelle. En seconde partie le développement de l'architecture des réseaux de neurones est décrit en détails dans le contexte des circuits reconfigurable. Pour la dernière pa
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Gourcuff, Vincent. "Représentations formelles efficaces pour l'aide à la certification de contrôleurs logiques industriels." Phd thesis, École normale supérieure de Cachan - ENS Cachan, 2007. http://tel.archives-ouvertes.fr/tel-00202652.

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Abstract:
Ce mémoire propose des représentations formelles pour contrôleurs logiques industriels qui visent à améliorer le passage à l'échelle des techniques de model-checking. Ces vérifications, focalisées sur les propriétés extrinsèques, permettent d'améliorer la sûreté et aident à la certification de ces contrôleurs. Premièrement, la représentation de contrôleurs ne comprend que les états qui sont pertinents pour la preuve de propriétés et minimise le nombre de variables qui caractérisent chaque état. Puis une représentation de chaque bloc fonctionnel, décrit dans un nouveau langage formel adapté à n
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Fabiani, Erwan. "Implémentation automatique de réseaux réguliers sur circuits reconfigurables." Rennes 1, 2001. http://www.theses.fr/2001REN10139.

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Abstract:
Les travaux présentés dans cette thèse constituent une méthode d'implémentation automatique de réseaux réguliers sur circuits reconfigurables. Les réseaux réguliers, utilisés pour paralléliser des algorithmes de calcul intensif, sont caractérisés par un assemblage de processeurs identiques. Or les outils standards de programmation pour circuits reconfigurables FPGA sont inefficaces pour implanter des circuits fortement structurés : ils requièrent un temps d'exécution excessivement long et perdent les propriétés de localité utiles pour la minimisation des délais. Notre méthode d'implémentation
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Farooq, Umer. "Exploration et optimisation des architectures de circuits FPGA hétérogènes à base de structures arborescentes et dédiées aux applications spécifiques." Paris 6, 2011. http://www.theses.fr/2011PA066284.

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Nejat, Arash. "Tirer parti du masquage logique pour faciliter les méthodes de détection des chevaux de Troie hardware." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT004.

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Abstract:
La complexité sans cesse croissante de la conception et de la fabrication de circuits intégrés (CI) a nécessité l'emploi de tiers tels que des bureaux d'études, des fournisseurs de propriété intellectuelle (PI) et des fonderies de fabrication afin d'accélérer et d'économiser le processus de développement. La séparation de ces parties entraîne certaines menaces pour la sécurité. Les fonderies de fabrication non fiables sont suspectées de trois menaces de sécurité: chevaux de Troie matériels, piratage IP et surproduction de circuits intégrés. Les chevaux de Troie matériels sont des modifications
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Faure, Philippe. "Test orienté utilisateur des circuits configurables de type FGPA à base de SRAM." Montpellier 2, 2002. http://www.theses.fr/2002MON20136.

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Liu, Ting Weber Serge. "Optimisation par synthèse architecturale des méthodes de partitionnement temporel pour les circuits reconfigurables." S. l. : Nancy 1, 2008. http://www.scd.uhp-nancy.fr/docnum/SCD_T_2008_0013_LIU.pdf.

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He, Michel. "Contribution à l'étude de l'impact des nanotechnologies sur les Architectures : Apprentissage d'inspiration neuronale de fonctions logiques pour circuits programmables." Phd thesis, Université Paris Sud - Paris XI, 2008. http://tel.archives-ouvertes.fr/tel-00422144.

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Abstract:
La première partie de mon thèse s'intéresse aux problèmatiques de la technologie du semi-conducteur traditionnelle. Ensuite dans la deuxième partie je vais m'intérésser aux propriétés des nanocomposants. Ils se distinguent du CMOS classique selon plusieurs critères. Ayant une connaissance globale des architectures, j'ai choisi de développer plus amplement les réseaux de neurones en seconde partie. En effet, des fonctions logiques peuvent être émulées par les réseaux de neurones réalisés à partir des nanotubes de carbones et des mémoires multiniveaux. Pour la dernière partie, la robustesse d'un
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Li, Nan. "Digital control strategies for DC/DC SEPIC converters towards integration." Phd thesis, INSA de Lyon, 2012. http://tel.archives-ouvertes.fr/tel-00760064.

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Abstract:
The use of SMPS (Switched mode power supply) in embedded systems is continuously increasing. The technological requirements of these systems include simultaneously a very good voltage regulation and a strong compactness of components. SEPIC ( Single-Ended Primary Inductor Converter) is a DC/DC switching converter which possesses several advantages with regard to the other classical converters. Due to the difficulty in control of its 4th-order and non linear property, it is still not well-exploited. The objective of this work is the development of successful strategies of control for a SEPIC co
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Nassar, Maxime. "Contre-mesures à bas coût contre les attaques physiques sur algorithmes cryptographiques implémentés sur FPGA Altera." Electronic Thesis or Diss., Paris, ENST, 2012. http://www.theses.fr/2012ENST0010.

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Abstract:
Les attaques en fautes (FA) et par canaux cachés (SCA), permettent de récupérer des données sensibles stockées dans des équipements cryptographiques, en exploitant une fuite d'information provenant de leur implémentation matérielle. Le but de cette thèse est donc de formuler un état de l'art des contre-mesures aux SCA adaptées aux FPGA, ainsi que d'implémenter celles qui seront retenues en minimisant les pertes de performance et de complexité. Le cas des algorithmes symétriques tel AES est spécialement étudié, révélant plusieurs faiblesses des contre-mesures habituelles (DPL et masquage) en te
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Marcel, Jean Jacques. "Conception d'un circuit intégré d'adresses virtuelles, adresses physiques en Arseniure de Gallium." Lyon, INSA, 1995. http://www.theses.fr/1995ISAL0114.

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Abstract:
Cette thèse a pour objectif principal la réalisation d'un circuit intégré. Son principal attrait est une conjoncture de plusieurs éléments innovateurs : -projet de réalisation d'un supercalculateur, - équipe de développement étoffée, - circuit haute vitesse faisant appel à une technologie rapide, - outils de développement récents et méthodologie appropriée. Le circuit étant un circuit d'interface mémoire, on s'intéressera aux notions de mémoire cache et mémoire virtuelle. La technologie Arséniure de Gallium sera abordée en vue de valider son choix pour ce type d'application. Le type de réseau
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Camarero, de la Rosa David. "Calibrage mixte du décalage de l'horloge dans les convertisseurs analogique numérique à entrelacement temporel." Phd thesis, Télécom ParisTech, 2007. http://pastel.archives-ouvertes.fr/pastel-00002869.

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Camarero, de la Rosa David. "Calibrage mixte du décalage de l'horloge dans les convertisseurs analogique numérique à entrelacement temporel /." Paris : École nationale supérieure des télécommunications, 2007. http://catalogue.bnf.fr/ark:/12148/cb411025657.

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Ben, Romdhane Molka. "Modélisation, implémentation et caractérisation de circuits générateurs de nombres aléatoires vrais pour la certification de crypto-processeurs." Electronic Thesis or Diss., Paris, ENST, 2014. http://www.theses.fr/2014ENST0055.

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Abstract:
Les nombres aléatoires sont indispensables dans de nombreuses applications notamment en cryptographie où l’aléa est utilisé dans les protocoles de sécurité. Les générateurs de nombres aléatoires, plus connus sous le nom de RNG comme “Random Number Generator” se déclinent en deux familles, les PRNG (Pseudo RNG) qui sont des générateurs de nombres aléatoires ayant des séquences déterministes et les TRNG (True RNG) qui sont des générateurs d’aléa “vrai”, donc non prédictibles. Les applications cryptographiques utilisent à la fois les TRNG et les PRNG. Un PRNG nécessite une valeur initiale, ou gra
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