Dissertations / Theses on the topic 'Circuitos integrados'

Orientador : Carlos Ignacio Zamitti Mammana
Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Científica
Made available in DSpace on 2018-07-14T21:05:16Z (GMT). No. of bitstreams: 1 Maciel_ThaisTrevas_M.pdf: 3355055 bytes, checksum: 6d0868cd8d747f24a1222cb2e734c7f2 (MD5) Previous issue date: 1988
Resumo: Não informado
Abstract: Not informed
Mestrado
Mestre em Matemática Aplicada

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008.
Submitted by Aline Jacob (alinesjacob@hotmail.com) on 2010-01-21T20:08:52Z No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5)
Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-01-21T22:33:56Z (GMT) No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5)
Made available in DSpace on 2010-01-21T22:33:56Z (GMT). No. of bitstreams: 1 2007_HelderHenriqueGuimaraes.pdf: 2715543 bytes, checksum: 53dff64556e381d607a1ae55c8c2c4eb (MD5) Previous issue date: 2008-08-13
Neste trabalho foi desenvolvido e implementado um modelo de estrutura para caracterização e teste de dispositivos eletrônicos e circuitos integrados. Este modelo é capaz de validar uma grande variedade de dispositivos e circuitos integrados, inclusive protótipos de SoC (System on Chip). O modelo inclui bancadas de testes, instrumentação, procedimentos e automação de processos com a criação de programas usando LabVIEW R e GPIB. _________________________________________________________________________________________ ABSTRACT
In this work, a structure for characterization and test of electronic devices and integrated circuits was developed and implemented. That structure was used to validate a large variety of devices and integrated circuits, including SoC (System on Chip) prototypes. The structure includes test benches, instrumentation, and automated measurement procedures, based upon GPIB bus with software applications developed with the LabVIEW platform.

Este trabalho abor da um e studo de algoritmo s e arquiteturas de um Analisador de Interconexões. Várias alternativas possíveis são discutidas e uma análise de custo e desempenho é feita. Alguns dos algoritmos e arquiteturas propostos parecem ser novos se comparados à literatura publicada. Um dos algoritmos foi completamente simulado para auxiliar a análise de desempenho e para demonstrar a interface com o usuário em uma aplicação comercial.
This work deals with a study of algorithms and architectures of an Interconnection Analyzer. Several possible alternatives are discussed and an analysis of cost and performance is carried out. Some of the prop osed algorithms and architectures seems to be new when compared to the published literature. One of the algorithms was fully simulated to help the performance analysis and to demonstrate the user interface in a commercial application.

Orientadores: Guido Costa Souza de Araújo, Mario Lúcio Côrtes
Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação
Made available in DSpace on 2018-08-21T20:47:12Z (GMT). No. of bitstreams: 1 Santana_MarceloFontes_M.pdf: 4262688 bytes, checksum: 3e2635e36cd3272eb4bd09c07b05bf63 (MD5) Previous issue date: 2012
Resumo: O resumo, poderá ser visualizado no texto completo da tese digital
Abstract The abstract is available with the full electronic document
Mestrado
Ciência da Computação
Mestre em Ciência da Computação

Este trabalho objetiva o estudo da avaliação de desempenho de partes de controle de circuitos integrados, em relação ao consumo de área em silício e atraso de propagação de sinais. Para a implementação são adotados dois diferentes estilos de leiaute (PLA e gate matrix). Para ambos os casos foi utilizado um conjunto único de regras de projeto. A análise dos circuitos visando implementação com PLA 6 é feita com base em estimativas de área e atraso deste, sendo definidas as suas células básicas. Para gate matrix, é feita a síntese de leiaute com um gerador automático de leiaute para circuitos em lógica aleatória e o atraso é estimado por modelo simplificado. A avaliação elétrica para calcular o atraso dos sinais é baseada em modelos simplificados de timing, previamente estudados, que levam em conta elementos parasitas das redes de transistores. São analisadas partes de controle de sistemas reais e máquinas de estados finitos hipotéticas. O trabalho visa propor a melhor estratégia de implementação, através da previsão do desempenho dos circuitos, em função do tamanho e complexidade (em número de portas e sinais de interface) do circuito.
The subject of this work is the performance analysis of control parts of integrated circuits, as a function of silicon area and signals propagation delay. Two different layout styles are used for implementation (PLA and gate matrix). Both of them use the same design rules. The analysis of the circuits implemented with PLA is based on area and delay estimation, with the basic cells already defined. For gate matrix, the layout synthesis is made with an automatic layout generator for random logic circuits and the delay is estimated by simplified models. The electrical evaluation to compute the delay signal is based on simplified timing models, previously studied, taking into account parasitic elements of the transistor networks. Control parts of real systems and finite state machines are analysed. This work aims to select the best implementation strategy, based on performance estimation, as a function of the size and complexity (gates and interface signals) of the circuit.

Este trabalho apresenta uma plataforma e uma técnica para o melhoramento da eficiência da graduação de falhas stuck-at de padrões de teste através do uso de co-emulação de hardware. Os fabricantes de Circuitos Integrados continuamente buscam novas formas de testar seus dispositivos com o intuito de distribuir peças sem defeitos aos seus clientes. Scan é uma técnica bem conhecida que consegue alta cobertura de falhas com eficiência. As demandas por novos recursos motivam a criação de sistemas complexos que fazem uso de uma mistura de blocos analógicos e digitais com uma interface de comunicação, difícil de ser coberta pelos padrões de scan. Adicionalmente, a lógica que configura o chip para cada um dos diferentes modos de operação, algumas interfaces com circuitos de teste de memória (BIST), divisores ou geradores de clocks assíncronos, entre outros, são exemplos de circuitos que se encontram bloqueados em scan ou possuem poucos pontos de observação/controle. Este trabalho descreve uma plataforma baseada em FPGA que usa modelos heterogêneos para co-emular blocos digitais, analógicos e de memória para a graduação de padrões em sistemas complexos. Adicionalmente introduziu-se quatro tipos de modelos que podem ser usados no FPGA, e os resultados de aplicar a técnica de co-emulação de falhas em alguns circuitos de benchmark incluindo ISCAS89, um conversor análogo digital, portas configuráveis de entrada/saída e um controlador de memória.
A platform and a technique to improve stuck-at fault grading efficiency through the use of hardware co-emulation is presented. IC manufacturers are always seeking for new ways to test their devices in order to deliver parts with zero defects to their customers. Scan is a well known technique that attains high fault coverage results with efficiency. Demands for new features motivate the creation of high complex systems with a mixture of analog and digital blocks with a communication interface that is difficult to cover with scan patterns. In addition, the logic that configures the chip for each of the different test modes, some BIST memory interfaces, asynchronous clock dividers or generators, among others, are examples of circuits that are blocked or have few observation/control points during scan. A FPGA based-platform that uses heterogeneous models to emulate digital, analog and memory blocks for fault grading patterns on complex systems is described. Also introduced in our proposal are four types of models that can be used with FPGAs, and the results of applying our fault co-emulation technique to some benchmark circuits including ISCAS89, ADC, iopads and memory controllers.

Made available in DSpace on 2014-06-11T19:22:31Z (GMT). No. of bitstreams: 0 Previous issue date: 2012-04-09Bitstream added on 2014-06-13T18:49:28Z : No. of bitstreams: 1 luz_da_me_ilha.pdf: 845815 bytes, checksum: 97fba648660898495cdc5b951ecf5497 (MD5)
Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)
PROPG - Programa de Pós-Graduação
As placas de circuito impresso são a base de todos os equipamentos eletrônicos utilizados atualmente. Antigamente, as placas ocupavam grandes espaços e eram conectadas através de fios, válvulas e componentes eletromecânicos. Com o desenvolvimento dos circuitos integrados surgiram técnicas para a concepção de um circuito impresso no qual utilizam componentes cada vez menores e com alta velocidade de processamento. Porém, com a miniaturização dos componentes e redução das dimensões das placas de circuitos impressos surgem problemas de compatibilidade e interferência eletromagnética. Os estudos desses fenômenos demandam alto grau de esforços para os cálculos dos resultados. Diante dessa dificuldade são introduzidos softwares especialistas que utilizam algoritmos otimizados, obtendo melhores resultados em curto espaço de tempo. A fim de estudar os efeitos da compatibilidade e interferência eletromagnética usou-se uma placa de circuito impresso, de uma central telefônica. Através de simulações de integridade de sinal e compatibilidade eletromagnética pode-se fazer ajustes nas placas para atender às normas das agências reguladoras
The printed circuit boards are the basis of all equipment used today. The boards previously occupied large spaces and were connected by wire, valves and electromechanical components. With the development of integrated circuits emerged techniques for designing a printed circuit on which uses smaller and smaller components with high processing speed. But with the miniaturization of components and reduction of printed circuit boards dimensions, problems of electromagnetic compatibility and interference arises. Studies of these phenomena require a high degree of effort for the calculations results. Given this difficulty the introduced using specialist software algorithms optimized, permits obtaining better results. In order to study the effects of electromagnetic interference and compatibility it was used a printed circuit board in the development of a telephone exchange. Through simulations, signal integrity and electromagnetic compatibility can make adjustments on the boards in order that the board was able to be manufactured and sold meeting the standards of compatibility and electromagnetic interference

Orientadores: Jacobus Willibrordus Swart, Jader Alves de Lima Filho
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação
Made available in DSpace on 2018-08-18T14:24:01Z (GMT). No. of bitstreams: 1 Pimenta_WallaceAlane_M.pdf: 1696709 bytes, checksum: 2f32b6a38a0f8cb824562743faee308d (MD5) Previous issue date: 2011
Resumo: Este trabalho envolve o estudo de uma nova arquitetura para filtros integrados com freqüência de corte em sub-hertz, orientado para aplicações na área biomédica, possuindo requisitos como baixo consumo e baixa tensão de operação. Devido a sua aplicação também em sistemas implantáveis, o circuito deve operar com tensão de alimentação variando de 0,9V até 1,6V. Para as aplicações envolvendo circuitos implantáveis, as variações de temperatura não são críticas, embora o circuito tenha sido projetado para uma variação de 0°C até 100°C. Este estudo engloba análise, projeto, simulação, fabricação e caracterização experimental do filtro, sendo também testado com um modelo de sinal de eletrocardiograma (ECG). O filtro proposto é do tipo gm-C e se utiliza do controle da impedância vista pela fonte de um transistor NMOS para o ajuste da freqüência de corte. Comparativamente a outras topologias, possui vantagens como o simples controle da freqüência de corte, além da facilidade de imposição de uma tensão de modo-comum. Em termos de desvantagens, uma das principais está no fato de haver distorções significativas para sinais de alta amplitude (tipicamente acima de algumas dezenas de mili-volts). Na maioria das aplicações biomédicas, ou mesmo, por exemplo, sinais de origem sísmica, onde ambos possuem componentes de freqüência bem baixas, as amplitudes são de baixa magnitude. O principal parâmetro testado no circuito foi a freqüência de corte e seu ajuste com a corrente de polarização. Ainda, de forma a testar a capacidade do circuito de processar um sinal sem distorção, impondo um modo comum ao mesmo, foi utilizado o padrão adotado pela norma européia CENELEC (European Committee for Electrotechnical Standardization) para o sinal de ECG. No desenvolvimento foram utilizadas técnicas de projeto para circuitos de baixa potência, assim como utilização do modelo compacto ACM (Advanced Compact Model) para dimensionamento e cálculos manuais, obtendo-se expressões simples para a freqüência de corte. Fatores importantes para este tipo de projeto como correntes de fuga e nível de inversão do canal foram considerados, assim como as influências das capacitâncias parasitas. As correntes de fuga possuem um modelamento muitas vezes questionável e impreciso. Deste modo, de forma a obter uma idéia clara das fugas envolvidas, duzentos transistores NMOS unitários (0,8?m/10?m) foram colocados em paralelo para medir a fuga nas junções em função da temperatura e tensão reversa de polarização. Os dados obtidos de dez amostras de um mesmo lote mostraram um comportamento dentro do esperado. A média medida das correntes de fuga de um transistor unitário para as temperaturas de 27°C e 85°C foram respectivamente 46fA e 3,4pA. Dois filtros foram projetados para obter uma maior flexibilidade nos testes. Ambos os filtros se utilizam de uma fonte de corrente proporcional à temperatura (PTAT) única de valor típico medido igual a 5,65nA como polarização. Cada filtro se utiliza de um OP-AMP para impor o modo-comum e um divisor de corrente de Bult, obtendo-se uma corrente da ordem de pA para polarizar o filtro propriamente dito. O primeiro filtro usa a própria corrente de PTAT para polarização do nó de entrada que define a freqüência de corte. Com isto, é possível uma compensação de primeira ordem para sua variação com temperatura. O segundo filtro possui uma entrada de corrente independente, de forma que a mesma pode ser alterada externamente, possibilitando verificar a variação da freqüência de corte em função da polarização. A verificação funcional dos sub-circuitos que constituem o filtro, assim como todo o sistema, foi realizada utilizando-se simuladores SMASH/PSPICE/Cadence com modelos Bsim3v3, considerando-se a variação dos parâmetros de processo e intervalo de temperatura de 0ºC à 100ºC. O layout do circuito foi realizado através do programa Cadence, e possui uma área efetiva de 0,263mm2 para os dois filtros. A fabricação foi feita na foundry da AMS, usando-se tecnologia CMOS 0,35?m. A caracterização experimental envolveu análise da freqüência de corte, fugas em junções, resposta a um sinal de ECG, consumo e, comportamento com relação à tensão de alimentação. Resultados experimentais para a freqüência de corte do primeiro filtro, em dez amostras, resultaram em uma média de 2,38Hz e desvio padrão de 0,32Hz. A corrente de referência PTAT apresentou uma média de 6,90nA e um desvio padrão de 1,04nA. O comportamento PTAT da mesma pôde ser observado experimentalmente (de forma indireta) na faixa de 27°C à 85°C. A freqüência de corte em função da corrente de polarização foi analisada usando-se o segundo filtro, que confirmou a dependência linear por quase uma década de variação da corrente de entrada. Também, as respostas aos padrões de sinal de ECG de baixa e alta amplitude foram analisadas com sucesso no primeiro filtro. O trabalho teve seus objetivos alcançados, realizando etapas de especificação, projeto, layout e caracterização. Os resultados experimentais obtidos estão dentro do esperado, validando a arquitetura proposta de um filtro passa-altas, totalmente integrado, com freqüência de corte em sub-hertz
Abstract: This work aims the study of a new topology for integrated filters with cut-off frequencies around sub-hertz, oriented to biomedical applications, having requisites as low consumption and low voltage operation. Due to its application also in implantable systems, the circuit must operate with supply voltage varying from 0.9V to 1.6V. For applications involving implantable circuits, temperature variations are not critical, although this circuit was designed for an operation from 0ºC to 100ºC. This study conducts analyses, design, simulation, fabrication and experimental characterization of the filter, being tested with an electrocardiogram signal (ECG). The proposed filter is a gm-C type and uses the control of the impedance seen from the source of a NMOS transistor to adjust the cut-off frequency. Comparatively to other topologies, it has advantages as simple cut-off frequency control and its easiness to impose a common-mode voltage. As drawbacks, one of the most significant is in the fact of having significant distortions with high amplitude signals (tipically above some tens of milli-volts). In most biomedical applications, or even signals with a seismic origin, for example, where both have very low frequency components, their amplitudes are low in magnitude. The main tested parameter in the circuit was the cut-off frequency and its adjustment with the biasing current. Besides, as a test for the circuit capability of processing a signal without distortion, while imposing it a common-mode, it was used a standard from an European norm called CENELEC (European Committee for Electrotechnical Standardization) for the ECG signal. In the development were used design techniques for low power circuits, as well as the use of the compact model ACM (Advanced Compact Model) for dimensioning and hand calculations, getting simple expression for the cut-off frequency. Important factors for this kind of project as leakage current and channel inversion level were considered, also the influence of stray capacitances. The leakage current has a doubtful and imprecise modeling. Herewith, as a way to get a better idea of leakage values involved, two hundred unity NMOS transistors (0,8?m/10?m) were placed in parallel in order to measure the junction leakages as a function of temperature and reverse voltage biasing. The obtained data for ten samples of a single batch showed a behavior as expected. The mean value for the leakage currents of a unity transistor for temperatures between 27ºC and 85ºC were repectivelly, 46fA and 3.4pA. Two filters were designed to obtain a larger flexibility during the tests. Both filters use a unique PTAT current source with measured typical value equal to 5,65nA as biasing. Each filter uses an OP-AMP to impose a common-mode voltage and a Bult current divider, getting a current with a magnitude of pA to bias the filter itself. The first filter uses the proportional to temperature (PTAT) current directly from source to bias the input branch that defines the cut-off frequency. The second filter has and independent input, so that it can be changed externally, allowing to verify the cut-off frequency as a function of biasing current. The functional verification of the sub-circuits that build-up the filter, as the whole system, was performed using simulators SMASH/PSPICE/Cadence with Bsim3v3 models, considering the process parameters variations and temperature interval from 0ºC to 100ºC. The circuit layout was developed through Cadence program, and has an effective area of 0,263mm2 for both filters. The fabrication was done on AMS foundry, using the CMOS 0.35?m technology. The experimental characterization considered cut-off frequency analysis, junction leakages, response to an ECG signal, consumption and, behavior with respect to supply voltage. Experimental results for cut-off frequency of the first filter, on ten samples, resulted in a mean value of 2.38Hz with a standard deviation of 0.32Hz. The PTAT current presented a mean value of 6.90nA with 1.04nA of standard deviaton. The PTAT behavior of this current could be experimentally observed on range of 27ºC to 85ºC. The cut-off frequency as a function of biasing current was analyzed using the second filter, which confirmed the linear dependency for almost a decade of input current variation. Also, the responses to ECG standard signals of low and high amplitudes were analyzed successfully on the first filter. This work has achieved its purpose, making specifications stages, design, layout and characterization. The experimental results obtained are within expected, validating the proposed architecture of a high-pass filter, fully integrated, with cut-off frequency in sub-hertz
Mestrado
Eletrônica, Microeletrônica e Optoeletrônica
Mestre em Engenharia Elétrica

Diversos modelos teóricos para o descasamento entre dispositivos na tecnologia MOS foram propostos desde a década de ’80, sendo que geralmente estes pecam ou pela simplicidade, sendo válidos apenas sob condições de operação específicas, ou por resultarem em expressões muito complexas, o que torna necessário o uso de pesados recursos computacionais. Esta tese propõe uma abordagem inovadora para a modelagem do descasamento dos transistores de efeito de campo de porta isolada (MOSFETs), chegando a resultados melhores e mais abrangentes que outras propostas já publicadas. Para tanto, as variações microscópicas na corrente que flui pelo dispositivo, resultado das flutuações na concentração de dopantes na região ativa, são contabilizadas levando-se em conta a natureza não-linear do transistor. O resultado é um modelo compacto que prevê o descasamento com grande exatidão e de forma contínua, em todas as condições de operação do transistor, da inversão fraca à forte, e da região linear à saturação, necessitando apenas dois parâmetros de ajuste. Duas versões de circuitos de teste foram desenvolvidas e implementadas em diversas tecnologias, como forma de se obter suporte experimental para o modelo. A versão mais avançada possibilita a caracterização elétrica, de forma totalmente automática, de um grande número de dispositivos. O uso deste modelo substitui com vantagens a tradicional simulação Monte Carlo, que exige grandes recursos computacionais e consome muito tempo, além de oferecer uma excelente ferramenta de projeto manual, como é demonstrado através do desenvolvimento de um conversor digitalanalógico, cujo resultado experimental corroborou a metodologia empregada.
Many mismatch models were proposed for the MOS devices since the ‘80s, but they use either too simple approaches, being restricted to specific operating conditions, or too complex expressions, only useful through hard computational resources. This thesis proposes a new approach for MOSFETs mismatch modeling, presenting better and more general results than that found in preceding articles. In this approach, the microscopic variations of the drain current, caused by random doping fluctuation inside the channel region, are integrated along the channel, considering the main transistor nonlinearities. It results in a compact model that accurately predicts mismatch, continuously over any transistor operating condition, from weak to strong inversion, and from linear to saturation region, and only needing two fitting parameters. Two versions of a test chip were developed and fabricated in many technologies to give experimental support to this model. The most advanced of them makes the automated electrical characterization possible for a huge number of devices. This model can surpass the traditional Monte Carlo simulation method with advantages, and can also be used as a hand-design tool, as demonstrated here through the design of a digital-to-analog converter.

Orientador: Jose Antonio Siqueira Dias
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica
Made available in DSpace on 2018-07-19T16:00:39Z (GMT). No. of bitstreams: 1 Leite_RogerioLara_M.pdf: 681548 bytes, checksum: 4d0c0a495d19d9b6c369eb38102a2ce4 (MD5) Previous issue date: 1994
Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por um equipamento automático de teste, comentando as diferenças dos testes dependendo da tecnologia do componente, nas diversas fases da vida de um circuito integrado digital. São descritos, de forma suscinta, os principais mecanismos de falhas em CI's digitais e são apresentadas as principais medições elétricas necessárias para avaliar o desempenho de um circuito integrado. Descrevemos também o equipamento automático de teste (ATE) e sua linguagem de programação, comentando como esta máquina é im­portante para testar circuitos integrados digitais. O trabalho termina com dois programas de teste reais, escritos em Pascal, comentando os resultados das medições de cada programa
Abstract: This work comments some important aspects of the digital integrated circuit auto­matic test. It presents the most common electrical tests done by an Automatic Test Equipment - ATE. The test differences depending on chip technology in the various steps of the integrated circuit life are commented. The main IC's digital faults and failures mechanisms are commented in a introductory way. The principal electrical measurements necessary to estimate the performance of an digital IC¿s presented. The architecture and the language of the ATE is presented , discussing how this machine is important to test digital integrated circuits. The work ends with two real test programs, written in Pascal commenting the results of the measurements of each test program
Mestrado
Mestre em Engenharia Elétrica

Orientador: Francisca Aparecida de Camargo Pires
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica
Made available in DSpace on 2018-07-19T19:04:56Z (GMT). No. of bitstreams: 1 Galan_CarladeFreitas_M.pdf: 5024291 bytes, checksum: 50f2cffdc8bf1beff0f2ec53872f5be5 (MD5) Previous issue date: 1994
Resumo: Este trabalho tem por objetivo o desenvolvimento de uma ferramenta didática, baseada em circuitos integrados para a simulação analógica de linhas de transmissão. Os resultados obtidos proporcionam uma análise quantitativa das tensões e correntes presentes ao longo de uma linha de transmissão. Realizar uma Simulação Analógica de uma Linha de Transmissão requer a escolha do modelo para representá-la e dispor dos parâmetros estimados da mesma. Neste sentido, foi feito um estudo das Linhas de Transmissão com a finalidade de determinar o modelo a ser implementado. Assim como, realizou-se um estudo das configurações possíveis de serem obtidas através de Amplificadores Operacionais. Na implementação foram consideradas as relações entre as equações dos parâmetros da linha s das aplicações com operacionais, fazendo-se uma analogia, bem como, uma equivalência das grandezas envolvidas na Linha de Transmissão e no hardware desenvolvido. Para implementar o circuito proposto, utilizou-se como exemplo três linhas reais, do sistema ANDE/ITAIPU, sendo uma curta, uma média e uma longa. Os resultados foram verificados através de cálculos analógicos e simulações no software SPICE íd2, tanto das linhas reais como do circuito projetado. Tais resultados mostraram-se adequados aos propósitos iniciais deste presente trabalho
Abstract: The main goal of this work was the development of a didatic tool, based on integrated circuits, for the analog simulation of transmission lines. The obtained results allow for a quantitative analysis of the currents and voltages along the line. Initially, a study of transmission line models were carried out. As the circuit was implemented with operational amplifiers based cells, this components and its basic configurations were also analysed. The basic idea of the circuit, was to simulate each transmission line equation by a suitable operational amplifier based circuit, in wich the mathematical relation between output and input voltages were the same of the equation being represented. The units of the quantities being represented were scaled to be compatible with the voltage levels present at the simulating circuit. To test the circuit, comparisons were made between circuit analysis, SPICE simulations and the results provided by the circuit for three real lines, a short, a medium and a long one, chosen from the ANDE/ITAIPU system. Good concordancy were achieved for all cases and the circuit has considered to have fulfilled the initial proposal of the project
Mestrado
Mestre em Engenharia Elétrica

Made available in DSpace on 2013-08-07T18:53:28Z (GMT). No. of bitstreams: 1 000444651-Texto+Completo-0.pdf: 12436643 bytes, checksum: 55eac64fc740807199185f2d82272612 (MD5) Previous issue date: 2010
Nowadays, it is possible to observe a growing number of embedded systems in applications ranging from simple consumer to safety critical uses. To cope with the actual situation, new test methodologies, fault tolerance techniques, as well as new paradigms that are capable of guaranteeing the robustness and reliability of the systems, have been developed. Therefore, it can be said that robustness and reliability represent two of the most important challenges for the design of integrated circuits and systems. Further, it is important to highlight that the environment hostility where embedded systems can be found has significantly increased due to different types of interference caused by several kind of sources. In this context, Electromagnetic Interference (EMI), that can interfere or degrade the proper behavior of the circuit, represents one of the principal problems when aiming for reliable and robust embedded systems. Therefore, it is necessary to introduce design techniques directly aimed to achieve Electromagnetic Compatibility (EMC), thus eliminating or reducing the effects of EMI to acceptable levels. This work proposes a new hardware-based fault injection platform able to inject Power Supply Disturbances (PSD) into integrated circuits and systems according to the IEC 61000-4-29 normative. The developed platform can be used as a support mechanism during the development of PSD-tolerant embedded systems. Moreover, it is important to note that the new fault injection platform represents a viable and easy-to-configure alternative that can be used to evaluate the robustness and reliability of embedded systems.
O crescente número de sistemas computacionais embarcados nos mais diversos segmentos de nossa sociedade, desde simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste, de técnicas de tolerância a falhas, bem como de novos paradigmas de implementação, capazes de garantirem a confiabilidade e a robustez desejada para os mesmos. Assim, características como confiabilidade e robustez de circuitos integrados e sistemas representam dois dos mais importantes desafios no projeto dos mesmos. Sistemas computacionais embarcados encontram-se inseridos em ambientes cada vez mais hostis devido a diferentes tipos de interferência gerados pelas mais variadas fontes. Neste contexto, a interferência eletromagnética (Electromagnetic Interference - EMI) representa um dos mais críticos problemas no que diz respeito a confiabilidade e robustez em circuitos integrados e sistemas, podendo comprometer ou degradar o funcionamento dos mesmos. Assim, para eliminar ou reduzir esses efeitos à níveis aceitáveis, é necessário introduzir o uso de técnicas de projeto visando à compatibilidade eletromagnética (Electromagnetic Compatibility - EMC). Este trabalho propõe uma nova plataforma de injeção de falhas baseada em hardware, capaz de injetar ruído eletromagnético conduzido nas linhas de alimentação (Power Supply Disturbances – PSD) de circuitos integrados e sistemas de acordo com a norma IEC 61000-4-29. Desta forma, a plataforma desenvolvida serve como mecanismo de suporte ao desenvolvimento de circuitos e sistemas tolerantes ao ruído eletromagnético conduzido, representando uma alternativa viável para a avaliação da confiabilidade e robustez de sistemas embarcados.

Orientador: José Antonio Siqueira Dias
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação
Made available in DSpace on 2018-08-18T14:08:46Z (GMT). No. of bitstreams: 1 Tercariol_WalterLuis_M.pdf: 969536 bytes, checksum: ef254c40a948622d6670f2ff90bee6dd (MD5) Previous issue date: 2011
Resumo: Esse trabalho visa conceber um circuito baseado na teoria e técnica translinear a fim de ser utilizado na camada física de geração de pulsos de transmissão de dados chamado LIN "Local Interconect Network" difundido largamente na indústria automotiva e utilizado como protocolo de transmissão de dados de baixa velocidade 10kbit/seg ou 20kbit/seg em anel. Esse projeto será parte integrante da malha de controle analógico dessa camada física afim de gerar transições previamente estabelecidas com taxas de subida e descida constantes em 1 Volt por micro segundo (1V/us). O projeto consiste em desenvolver um gerador de pulsos de relógio "clock" utilizando um oscilador de relaxação com corrente de referencia gerada por um circuito translinear. A implementação do circuito será em tecnologia BiCMOS trabalhando na especificação automotiva de VBAT de 6 V a 40 V e variação de temperatura de -40ºC a 150ºC e devera ser capaz de gerar uma frequência inversamente proporcional a variação positiva da bateria convertendo-se em pulsos finitos de "clock" por intermédio de um oscilador de relaxação que realimentara o sistema de controle ao qual gerencia a "forca" a ser aplicada ao barramento LIN a qual varia de 1k Ohm/1nF a 500Ohm/10nF
Abstract: A novel technique to control the LIN (Local Interconnect Network) bus slew rate transitions in automotive environment, where large fluctuations of the battery voltage are present, is reported. A bipolar translinear circuit generates a non-linear current that is used to modulate a MOS relaxation oscillator, producing a clock frequency that delivers a constant number of pulses during the LIN bus digital signal transition. This frequency modulated clock when applied to a digitally controlled analogue wave-shape driver results in a LIN bus digital transition at 10kBit/s or 20kBit/s with a slew-rate that is constant and independent of the car battery voltage. Experimental results measured in an IC implemented in a BiCMOS process showed that constant slew-rate transition of 1 V /us is obtained for battery voltages varying from 6 V to 40 V, over the temperature range of -40ºC to 150ºC
Mestrado
Eletrônica, Microeletrônica e Optoeletrônica
Mestre em Engenharia Elétrica

Tese (livre-docencia) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica
Made available in DSpace on 2018-07-14T03:25:36Z (GMT). No. of bitstreams: 1 Baranauskas_Vitor_LD.pdf: 6274981 bytes, checksum: b4d0ce4af82157a4fe73fae4c8c86af9 (MD5) Previous issue date: 1987
Resumo: Não informado
Abstract: Not informed
Tese (livre-docencia) - Univer
Livre-Docente em Engenharia Eletrica

Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V.
This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.

Orientador : Jose Antonio Siqueira Dias
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação
Made available in DSpace on 2018-08-03T22:19:04Z (GMT). No. of bitstreams: 1 Melo_WellingtonRomeirode_M.pdf: 2432578 bytes, checksum: 9e5b1bb341c4c2a6921721ebacc67ae8 (MD5) Previous issue date: 2004
Mestrado

O trabalho tem por objetivo mostrar uma técnica de depuração de circuitos integrados VLSI, utilizando um microscópio eletrônico de varredura (MEV) aliado ao fenômeno de contraste por tensão. São abordadas a descrição da ferramenta, técnicas de observação e depuração dos circuitos, bem como, são sugeridas estratégias de concepção visando facilitar a depuração dos circuitos. Embora tenham sido utilizados circuitos NMOS para realizar as experiências, a técnica é aplicável a circuitos MOS em geral. Resultados experimentais, utilizando circuitos projetados no PGCC, são apresentados.

Orientador: Ailton Akira Shinoda
Banca: Sérgio Kurokawa
Banca: Valtemir Emerencio do Nascimento
Resumo: As placas de circuito impresso são a base de todos os equipamentos eletrônicos utilizados atualmente. Antigamente, as placas ocupavam grandes espaços e eram conectadas através de fios, válvulas e componentes eletromecânicos. Com o desenvolvimento dos circuitos integrados surgiram técnicas para a concepção de um circuito impresso no qual utilizam componentes cada vez menores e com alta velocidade de processamento. Porém, com a miniaturização dos componentes e redução das dimensões das placas de circuitos impressos surgem problemas de compatibilidade e interferência eletromagnética. Os estudos desses fenômenos demandam alto grau de esforços para os cálculos dos resultados. Diante dessa dificuldade são introduzidos softwares especialistas que utilizam algoritmos otimizados, obtendo melhores resultados em curto espaço de tempo. A fim de estudar os efeitos da compatibilidade e interferência eletromagnética usou-se uma placa de circuito impresso, de uma central telefônica. Através de simulações de integridade de sinal e compatibilidade eletromagnética pode-se fazer ajustes nas placas para atender às normas das agências reguladoras
Abstract: The printed circuit boards are the basis of all equipment used today. The boards previously occupied large spaces and were connected by wire, valves and electromechanical components. With the development of integrated circuits emerged techniques for designing a printed circuit on which uses smaller and smaller components with high processing speed. But with the miniaturization of components and reduction of printed circuit boards dimensions, problems of electromagnetic compatibility and interference arises. Studies of these phenomena require a high degree of effort for the calculations results. Given this difficulty the introduced using specialist software algorithms optimized, permits obtaining better results. In order to study the effects of electromagnetic interference and compatibility it was used a printed circuit board in the development of a telephone exchange. Through simulations, signal integrity and electromagnetic compatibility can make adjustments on the boards in order that the board was able to be manufactured and sold meeting the standards of compatibility and electromagnetic interference
Mestre

Orientador: Francisco Carlos de Prince
Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin
Made available in DSpace on 2018-07-13T23:57:40Z (GMT). No. of bitstreams: 1 Lujan_AlexandreSansigolo_M.pdf: 10867611 bytes, checksum: 79219e540ba45ae66def98998d6ce302 (MD5) Previous issue date: 1991
Resumo: Neste trabalho nos desenvolvemos uma nova técnica de difusão de Sem GaAs. A técnica usa um processador térmico rápido (RTP), para difusões de tempo curto (15-90s). Camadas com alta concentração (3x1018cm-3) e alta mobilidade (2000cm2/Vs), foram obtidas usando essa técnica. FET' s de arseneto de gálio foram fabricados e caracterizados. Transcondutâncias de 160mS/mm, para um comprimento de "gate" de 3 mm, e resistências serie de 1 Wmm foram obtidas. Os resultados mostram que a técnica desenvolvida é capaz de produzir dispositivos para uso prático
Abstract: In this work we develope a. new diffusion technique of S in GaAs. The technique uses a rapid thermal processor (RTP), for a very short time diffusions (15-90s). High concentration (3x1018cm-3) and high mobility (2000cm2/Vs) layers were obtained using this technique. Gallium arsenide FET"s were fabricated and characterized. Transcondutances of 160mS/mm, for gale length of 3 mm, and Series resistance¿s per gate width of 1 Wmm were obtained. The results show that the technique developed is capable of yield devices for practical use
Mestrado
Física
Mestre em Física

Orientadores: Furio Damiani, Curt Ego Hennies
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica
Made available in DSpace on 2018-07-14T01:16:22Z (GMT). No. of bitstreams: 1 PavaniFilho_Aristides_M.pdf: 14207916 bytes, checksum: cab5d2cb9b178fff87610b099f513fb5 (MD5) Previous issue date: 1991
Resumo: Neste trabalho apresentamos um conjunto de estruturas elétricas de teste para avaliação de parâmetros litográficos para serem empregadas na avaliação de um processo industrial de fabricação de circuitos integrados. Três foram os parâmetros investigados. A largura de linha, O overlay e a densidade de defeitos. Os circuitos de teste foram produzidos em um fabricante de circuitos integrados no exterior como parte do Projeto Multiusuário PMUCMOS 4. coordenado pelo Centro Tecno1ógico para a Informática. Foram fabricados 50 circuitos de teste composto por 9 estruturas de teste, distribuídos em duas colunas de 26 circuitos, dos quais foram avaliados 20 circuitos por coluna. Os resultados obtidos nos permitiram: 1) Avaliar a precisão do método de medidas de parâmetros litografia através de estruturas elétricas de teste; 2) Avaliar a efetividade das estruturas propostas em revelar através dos parâmetros básicos de litografia, as estratégias empregadas pelo fabricante e os parâmetros do processo litográfico
Abstract: Not informed.
Mestrado
Mestre em Engenharia Elétrica

Orientador: Alberto Martins Jorge
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação
Made available in DSpace on 2018-07-23T13:32:06Z (GMT). No. of bitstreams: 1 Pereira_AdrianoMarques_M.pdf: 3686858 bytes, checksum: cae9fc2f169351041a1c45d64dbcc978 (MD5) Previous issue date: 1997
Resumo: Devido a enorme gama de aplicações onde os espelhos SI são empregadas, tais como redes neurais, filtros, conversores D/A e ND, toma-se interessante a implementação de uma biblioteca de espelhos de corrente dinâmicos. Considerando-se o espelho SI como um bloco de uma biblioteca, tal como um flip-flop ou uma porta lógica, as aplicações onde ele é utilizada podem ser implementadas empregando-se uma metodologia "standard cell". Além disso, toma-se possível o projeto de circuitos analógicos mais complexos utilizando quase que somente um simulador comportamental, tipo o HDLA [16]. Para viabilizar a implementação desta biblioteca, é necessário a definição de uma metodologia de projeto para os espelhos, bem como encontrar soluções para as dificuldades na caracterização dos espelhos. Para definir a metodologia de projeto, são investigados e equacionados todos os problemas que acarretam erros na memorização da corrente e definidas alternativas para minimiza-los. Como conseqüência, obteve-se uma topologia de circuito que é facilmente ajustada em função da precisão e freqüência de operação do espelho. A precisão e a freqüência geralmente são grandezas inversamente proporcionais. As alternativas de projeto para os problemas que acarretam erros na cópia da corrente memorizada, são escolhidas de forma não implicar em grandes perdas na freqüência de operação, de tal forma que se possa obter espelhos de corrente dinâmicos de alta precisão e alta freqüência de operação. As soluções encontradas para a caracterização de espelhos SI levaram ao projeto de um sistema de medição, que permite a completa caracterização do espelho. No projeto do sistema de medição esta incluído o projeto de um circuito integrado de interface necessário para realizar as medições no espelho dinâmico. A caracterização dos protótipos dos circuitos de interface mostrou que o mesmo possui uma THD menor que 0,04%. O sistema de medição é capaz de caracterizar espelhos SI com precisão da ordem de 450 ppm operando a freqüência de 3 MHz
Mestrado
Mestre em Engenharia Elétrica

A redução contínua das dimensões dos circuitos integrados e, consequentemente, de suas interconexões resultam em um grande desafio para a confiabilidade dos circuitos. Novos componentes de falha são esperados pelo aumento da densidade de interconexões, número de camadas e consumo de energia. Eletromigração é um processo onde, devido a interação entre elétrons e íons de metal submetidos a altas densidades de corrente provoca o transporte de partículas de um ponto a outro de uma interconexão. Este trabalho apresenta um estudo dos efeitos da eletromigração nas interconexões de circuitos integrados digitais, visando o entendimento de seu comportamento e buscando estratégias de projeto para mitigar tais efeitos. Foram utilizados diversos circuitos de benchmarks para os experimentos feitos neste trabalho. Estes experimentos consistem em analisar os limites de eletromigração aceitáveis para um determinado tempo de vida útil do circuito. Após esta etapa de análise, um fluxo alternativo de projeto visando a mitigação da eletromigração foi apresentado e aplicado nestas interconexões críticas. Para aplicação do método proposto existem alguns contrapontos, intrínsecos ao projeto de circuitos digitais. Tendo em vista que a correção dos efeitos de eletromigração altera características físicas das interconexões, parâmetros como capacitância, atraso, comprimento de fio e área utilizada podem sofrer alterações e prejudicar características elétricas e de temporização dos circuitos. Além disso, o tempo necessário para aplicação do método não pode ser desconsiderado. Como resultado deste método foi possível reduzir o impacto da eletromigração em todas as interconexões analisadas, chegando a uma redução de até 83% no fluxo de corrente elétrica, em alguns casos. Em outra perspectiva, as demais características dos circuitos tais como capacitância, área e comprimento de fio não sofreram impacto significativo após aplicação do método de correção de eletromigração. Por fim, devido a necessidade de interação com arquivos e customizações do fluxo, o tempo de execução do método envolve trabalho manual não automatizado, o que dificulta mensurar o tempo total de execução do método. Em trabalhos futuros, planeja-se a automação completa do método de mitigação dos efeitos de eletromigração.
The continuous reduction of the dimensions of the integrated circuits and, consequently, their interconnections result in a great challenge for the reliability of the circuits. New fault components are expected by increasing interconnect density, number of layers, and power consumption. Electromigration is a process where, due to the interaction between electrons and metal ions subjected to high current densities causes the transport of particles from one point to another of an interconnection. This work presents a study of the effects of electromigration in the interconnections of digital integrated circuits, aiming the understanding of its behavior and searching for design strategies to mitigate such effects. Several benchmark circuits were used for the experiments done in this work. These experiments consist of analyzing the limits of electromigration acceptable for a certain lifetime of the circuit. After this stage of analysis, an alternative flow of project aimed at the mitigation of electromigration was presented and applied in these critical interconnections. For application of the proposed method there are some counterpoints, intrinsic to the design of digital circuits. Considering that the correction of the effects of electromigration changes physical characteristics of the interconnections, parameters such as capacitance, delay, wire length and area used can undergo changes and impair electrical and timing characteristics of the circuits. In addition, the time required for application of the method can not be disregarded. As a result of this method it was possible to reduce the impact of the electromigration in all analyzed interconnections, reaching a reduction of up to 83% in the electric current flow, in some cases. In another perspective, the other characteristics of the circuits such as capacitance, area, wire length did not suffer significant impact after application of the electromigration correction method. Finally, due to the need for interaction with files and customizations of the flow, the execution time of the method involves non-automated manual work, which makes it difficult to measure the total execution time of the method. In future work, it is planned to fully automate the method of mitigating the effects of electromigration.

Com o advento dos processos submicrônicos, a capacidade de integração de transistores tem atingido níveis que possibilitam a construção de um sistema completo em uma única pastilha de silício. Esses sistemas, denominados sistemas integrados, baseiam-se no reuso de blocos previamente projetados e verificados, os quais são chamados de núcleos ou blocos de propriedade intelectual. Os sistemas integrados atuais incluem algumas poucas dezenas de núcleos, os quais são interconectados por meio de arquiteturas de comunicação baseadas em estruturas dedicadas de canais ponto-a-ponto ou em estruturas reutilizáveis constituídas por canais multiponto, denominadas barramentos. Os futuros sistemas integrados irão incluir de dezenas a centenas de núcleos em um mesmo chip com até alguns bilhões de transistores, sendo que, para atender às pressões do mercado e amortizar os custos de projeto entre vários sistemas, é importante que todos os seus componentes sejam reutilizáveis, incluindo a arquitetura de comunicação. Das arquiteturas utilizadas atualmente, o barramento é a única que oferece reusabilidade. Porém, o seu desempenho em comunicação e o seu consumo de energia degradam com o crescimento do sistema. Para atender aos requisitos dos futuros sistemas integrados, uma nova alternativa de arquitetura de comunicação tem sido proposta na comunidade acadêmica. Essa arquitetura, denominada rede-em-chip, baseia-se nos conceitos utilizados nas redes de interconexão para computadores paralelos. Esta tese se situa nesse contexto e apresenta uma arquitetura de rede-em-chip e um conjunto de modelos para a avaliação de área e desempenho de arquiteturas de comunicação para sistemas integrados. A arquitetura apresentada é denominada SoCIN (System-on-Chip Interconnection Network) e apresenta como diferencial o fato de poder ser dimensionada de modo a atender a requisitos de custo e desempenho da aplicação alvo. Os modelos desenvolvidos permitem a estimativa em alto nível da área em silício e do desempenho de arquiteturas de comunicação do tipo barramento e rede-em-chip. São apresentados resultados que demonstram a efetividade das redes-em-chip e indicam as condições que definem a aplicabilidade das mesmas.

Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do CPGCC/UFRGS. Uma nova taxonomia para o estado da arte dos circuitos integrados é proposta, visando situar o escopo do método. Após a elaboração de um breve histórico dos circuitos pré-difundidos, desenvolve-se um estudo genérico sobre métodos de projeto e elabora-se uma proposta de método para este estilo de concepção. Ferramentas implementadas e atividades de suporte à concepção são descritas, bem coma as diretivas para a evolução futura do método.
This work constitutes a first contribution to the development of a design methodology for gate array Integrated circuits in the CPGCC/UFRGS. A novel taxonomy of the state of the art on integrated circuits is proposed, aiming the definition of the scope of the work. After a brief review of gate array evolution, a general approach of design methods is developed, together with the proposal of a specific design method adequate for this design style. The tools implemented, as well as the elaborated design support activities are described. Finally, further directions for the evolution of the design method are presented.

Orientadores: Wilmar Bueno de Moraes, Saulo Finco
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e Computação
Made available in DSpace on 2018-08-03T16:18:08Z (GMT). No. of bitstreams: 1 SeixasJunior_LuisEduardo_M.pdf: 1245995 bytes, checksum: 5de6d8a3f9c453933b5f5b637d9f7257 (MD5) Previous issue date: 2003
Mestrado

Orientador: José Antonio Siqueira Dias
Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação
Made available in DSpace on 2018-08-22T02:05:02Z (GMT). No. of bitstreams: 1 Guimaraes_HomeroLuz_D.pdf: 8320554 bytes, checksum: cbec86ea8c9ee3ad275baa5f37860192 (MD5) Previous issue date: 2013
Resumo: Os experimentos em Física de alta energia tem se beneficiado enormemente do progresso alcançado na área de Microeletrônica, pois isto tem proporcionado a criação de detectores mais acurados e circuitos de processamento de sinais analógico/digitais cada vez mais rápidos e precisos. A redução no comprimento mínimo de canal dos processos CMOS além de proporcionar maior velocidade e precisão também reduz a área usada por cada canal, o que permite a implementação de mais canais numa mesma pastilha. Com um numero maior de canais por pastilha, com um mesmo numero de chips podemos programar um numero maior de canais do que anteriormente possível e com isso os físicos podem realizar uma reconstrução da trajetória de maneira mais precisa. Este Trabalho descreve uma proposta para o Trigger de nível zero baseando-se nas especificações disponíveis do Experimento Dzero no Fermi National Accelerator Laboraty (FERMILAB). Este trabalho descreve o projeto e implementação de um front-end analógico que detecta a carga provida pelo VLPC (detector luminoso usado no Dzero) seguida por um comparador de alta velocidade que fornece um nível lógico para um processador digital. O processador digital por sua vez usa uma arquitetura de processadores paralelos que, comunicando-se entre si são capazes de estimar a trajetória de partículas baseando-se em dados inicias programados a partir de simulações do detector feitas em computadores pelos Físicos. Tanto o bloco analógico quanto o processador digital foram implementados usando-se o processo CMOS90 da IBM
Abstract: The experiments in high-energy physics has benefited greatly from the progress made in the area of Microelectronics, since it has provided the creation of more accurate detectors and analog / digital signal processing circuits that are increasingly fast and accurate. The reduction in the minimum length of the channel in modern CMOS processes while providing greater speed and precision also reduces the area used by each channel, which enables the implementation of more channels on the same chip. With a larger number of channels per chip, we can with the same number of chips implement a larger number of channels than previously possible and with that physicists can perform a reconstruction of the trajectory more accurately. This work describes a proposal for a Trigger level zero based on the available specifications of the DZero experiment at the Fermi National Accelerator Laboraty (FERMILAB). In the following pages the design and implementation of an analog front-end that detects the charge provided by the VLPC detector followed by a high-speed comparator that provides a logical level to a digital processor are described. The digital processor in turn uses an architecture of parallel processors that communicate with each other are able in order to estimate the trajectory of particles based on initial data loaded in RAM based on simulations of the detector geometry made by physicists. Both the analog block and the digital processor are implemented using the IBM CMOS90 process
Doutorado
Eletrônica, Microeletrônica e Optoeletrônica
Doutor em Engenharia Elétrica

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2018.
Técnicas de projeto de circuitos digitais atualmente se baseiam principalmente em métodos top-down, que utilizam um conjunto de regras e restrições para auxiliar a construção do projeto. Por conta disso, ainda há um espaço desconhecido de soluções para vários problemas. Algoritmos genéticos, por outro lado, constroem soluções utilizando uma metodologia bottom-up, e provaram-se úteis para problemas de alta complexidade e de otimização. Este trabalho propõe uma nova abordagem para o projeto de circuitos sequenciais utilizando algoritmos genéticos para explorar soluções fora do espaço alcançado atualmente pelo estado da arte. Trabalhos recentes têm um foco grande em evoluir apenas a parte combinacional dos circuitos sequenciais, ou seja, suas funções de transição e saída. Neste projeto, armazenamento e funcionalidade são ambos levados em conta, permitindo que a evolução use dos dois para alcançar seu objetivo. Os experimentos realizados nos circuitos básicos assíncronos, em ordem crescente de complexidade, latches SR, D, XOR, JK, D multiplexada, de duas portas e BILBO, e também nos circuitos síncronos flipflop D e paridade-2, mostram que é possível encontrar soluções inovadoras, algumas com características como melhor utilização de espaço, para esses tipos de circuito.
Current digital circuit design techniques are based on top-down methods, which depend on a set of rules and restrictions made to help the design process. Because of that, there is still an unknown space of solutions for many problems. Genetic algorithms, on the other hand, build solutions by using a bottom-up methodology and have proven themselves useful for high complexity and optimization problems. This work proposes a new approach to the design of sequential circuits by using genetic algorithms to explore solutions outside the design space currently reached by the state of the art. Recent works focus mainly on evolving the combinational part of a sequential circuit, that is, its transition and output functions. In this project, both the mechanism used for storing and its functionality are taken into account, allowing the genetic algorithm to manipulate both in its search. The experiments done on the basic asynchronous circuits, in increasing complexity, SR, D, XOR, JK, multiplexed D, two port and BILBO latches, and on the synchronous circuits D flip-flop and 2 bit parity circuits show that it is possible to find novel solutions, some with improvements such as better space usage, for these kinds of circuits.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008.
Submitted by Larissa Ferreira dos Angelos (ferreirangelos@gmail.com) on 2010-03-11T02:46:11Z No. of bitstreams: 1 2008_GenivalMarianoAraujo.pdf: 1959581 bytes, checksum: 754529fad8e8a9462e5a3f6e1ad64df0 (MD5)
Approved for entry into archive by Carolina Campos(carolinacamposmaia@gmail.com) on 2010-03-24T12:11:10Z (GMT) No. of bitstreams: 1 2008_GenivalMarianoAraujo.pdf: 1959581 bytes, checksum: 754529fad8e8a9462e5a3f6e1ad64df0 (MD5)
Made available in DSpace on 2010-03-24T12:11:10Z (GMT). No. of bitstreams: 1 2008_GenivalMarianoAraujo.pdf: 1959581 bytes, checksum: 754529fad8e8a9462e5a3f6e1ad64df0 (MD5) Previous issue date: 2008-12-05
Este trabalho apresenta o desenvolvimento do projeto de um conversor tensão-corrente que será agregado a uma interface analógica de um sistema em chip. O conversor VI, como será chamado, é responsável pela conversão dos sinais de tensão, provenientes de um circuito condicionador de sinais, em sinais de corrente antes de Serem entregues um conversor analógico UM-Um conversor (digital / D). Todo desenvolvimento do projeto foi feito na tecnologia CMOS 0,35 μm utilizando programas CAD para captura de esquemático simulação, verificação de regras de projeto, comparação Leiaute esquemático xe Extração de parasitas. A metodologia utilizada foi a de desenvolvimento de projeto analógico, partindo de uma hierarquia de blocos até chegar a um nível de hierarquia mais alto. ______________________________________________________________________________________ ABSTRACT
This work presents the design of a voltage-to-current converter that will be aggregated to an analog interface of a system-on-chip. The V-I converter, as it will be called, is responsible for converting the voltage signals acquired from a signal conditioner circuit into current signals before delivering them to an analog-to-digital converter (A/D converter). The design was developed based on 0.35 μm CMOS process technology using Cadence EDA software for schematic capture, simulation, design rules check, layout versus schematic comparison and parasitic resistence and capacitance extraction. A bottom-up analog design methodology was used, i.e., the blocks were implemented and then integrated in the final system.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica.
Made available in DSpace on 2012-10-22T04:44:19Z (GMT). No. of bitstreams: 1 203234.pdf: 781639 bytes, checksum: fdc1d426ecd25ed51209ceee1b3fbb99 (MD5)
A presente dissertação visa estudar o comportamento e operação de circuitos lógicos CMOS de (ultra)-baixo consumo. Envolve o dimensionamento dos transistores NMOS e PMOS que compõem os circuitos, a determinação da melhor tensão de alimentação e técnicas de polarização do poço, visando o balanceamento dos tempos de subida e descida dos circuitos e evitar desperdício de energia. Para isso, são desenvolvidas formulações analíticas para a função de transferência DC, tempos de transiente e dissipação de potência de portas lógicas estáticas. A análise do descasamento dos transistores e do efeito da dispersão tecnológica são avaliados para que se possa evitá-los ou minimizá-los. Com este intuito, técnicas de polarização do substrato são empregadas e dois circuitos de compensação são propostos. Validação das técnicas empregadas é feita com diversos circuitos e portas lógicas, através de simulações, em circuitos com componentes discretos e na forma de elementos testes em um circuito integrado fabricado especialmente para este propósito, nas tecnologias AMIS 1,5µm e TSMC 0,35µm.

Este trabalho consiste no projeto de uma Fonte de Tensão de Referência CMOS com coeficiente de temperatura inferior a 50 ppm/ºC. Esta fonte deve ser aplicada em receptores/transmissores de radio freqüência mas pode também ser utilizada em qualquer sistema analógico. A tecnologia utilizada foi a CMOS 0,35 µm da AMS (Austria Micro Systems) com quatro níveis de metal e dois de silício policristalino. A fonte de tensão implementada é do tipo Bandgap e utiliza dispositivos MOS em inversão fraca, um transistor bipolar parasitário e resistores de silício policristalino de alta resistividade. No circuito é produzida uma tensão PTAT (Proportional to Absolute Temperature) que somada a tensão base-emissor do transistor bipolar resulta numa tensão de saída independente da temperatura. O projeto e o desenho do layout desta fonte foram realizados. A partir do layout foram gerados netlists para simulações realizadas utilizando o software ELDO com o modelo MOS BSIM3v3, nas condições de operação típicas, worst speed e worst power. Através destas simulações verificou-se que o circuito atendia as especificações iniciais. O valor da tensão de saída, no entanto, apesar de estar próximo do valor desejado de 1,25 V, variou com as condições de simulação empregadas. Dois circuitos Bandgap diferentes foram enviados para fabricação: um circuito com resistores integrados (dimensões de 220 µm x 76 µm) e outro sem os resistores (dimensões de 190 µm x 36 µm). Este último permite, com o ajuste do valor dos resistores colocados externamente, modificar, se necessário, as condições de operação do circuito. Os circuitos foram caracterizados obtendo-se para o circuito com resistores integrados um coeficiente de temperatura inferior à 40 ppm/ºC, taxa de variação da saída com a tensão de alimentação próxima de 19 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,1835 V e 1,2559 V (1,25 V ± 67 mV). Para o circuito sem os resistores integrados, obteve-se um coeficiente de temperatura que chegou à 90 ppm/ºC, taxa de variação da saída com a tensão de alimentação inferior à 28 mV/V. O valor da tensão de saída a 50 ºC esteve entre 1,247 V e 1,2588 V (1,25 V ± 9 mV). A faixa de temperatura utilizada para as medidas foi de -30 ºC a 100 ºC. O consumo de corrente dos circuitos é de aproximadamente 14 µA e seu funcionamento é garantido para tensões de alimentação tão baixas quanto 1,8 V.
This work consists in the design of a CMOS Voltage Reference Source with a temperature coefficient inferior to 50 ppm/ºC. This voltage source should be applied in radio frequency receptor/transmitter but can be also applied in any analog system. The technology employed in the design is the CMOS 0.35 µm from the AMS (Austria Micro Systems) with four metal levels and two poly-silicon levels. The implemented voltage source is of the Bandgap type and uses MOS devices in weak inversion, a parasitic bipolar transistor, and resistors made with high resistive poly-silicon. The circuit produces a PTAT (Proportional to Absolute Temperature) voltage that is added to the bipolar transistor base-emitter voltage to build an output voltage independent of temperature. The project and the drawing of the layout of the circuit had been carried out. The netlists of the circuit were generated from the layout and they were employed in simulations done with the software ELDO and the BSIM3v3 MOS model, in typical, worst speed, and worst power conditions. Through these simulations it was verified that the circuit reached the initial specifications. The value of the output voltage, however, although being next to the desired value of 1.25 V, varied with the employed simulation conditions. Two different Bandgap circuits had been sent to the foundry: a circuit with integrated resistors (dimensions of 220 µm x 76 µm) and another one without the resistors (dimensions of 190 µm x 36 µm). This last one allows, with the adjustment of external resistor values, modifying, if necessary, the operation conditions of the circuit. The circuits had been characterized and the circuit with integrated resistors has a temperature coefficient inferior to 40 ppm/ºC, an output variation rate with the power supply close to 19 mV/V. The output voltage value at 50 ºC is between 1.1835 V and 1.2559 V (1.25 V ± 67 mV). The circuit without the resistors has a temperature coefficient as high as 90 ppm/ºC, an output variation rate with the power supply inferior to 28 mV/V. The output voltage value at 50 ºC is between 1.247 V and 1.2588 V (1.25 V ± 9 mV). The temperature range used in the measurements was from -30 ºC to 100 ºC. The current consumption of the circuits is approximately of 14 µA, and they operate with power supply voltages as low as 1.8 V.

Made available in DSpace on 2016-03-07T19:21:00Z (GMT). No. of bitstreams: 0 Previous issue date: 2015-11-05. Added 1 bitstream(s) on 2016-03-07T19:24:55Z : No. of bitstreams: 1 000858966.pdf: 2028080 bytes, checksum: dac7a5c9d241c31e2066c270e8e6f473 (MD5)
O presente trabalho aborda o assunto da atribuição de responsabilidades em circuitos elétricos monofásicos com características de baixa tensão (baixo nível de curto circuito). Nesse cenário, o avanço das cargas eletrônicas e das fontes chaveadas propiciou um ambiente na qual tensão e corrente carregam alto conteúdo harmônico desfavorecendo, de certa forma, a Qualidade da Energia Elétrica (QEE). Nesse contexto, o objetivo do trabalho é estudar o comportamento de cargas lineares e não lineares e traçar conclusões a respeito de atribuição de responsabilidades. Para tanto, utilizouse a Teoria da Potência Conservativa (CPT) (do inglês, Conservation Power Theory) que é um modelo matemático para análise de circuitos elétricos sob condições senoidais e não seniodais. Além disso, a CPT permite expandir a análise do problema proposto através de uma Metodologia de Atribuição de Responsabilidades que leva em consideração um circuito equivalente com as informações da impedância de linha (equivalente Thévenin da rede visto pelo PAC) e dos parâmetros equivalentes da carga, mostrando um diferencial frente às metodologias estudadas. Para tanto, um circuito elétrico composto por diferentes cargas lineares e não lineares foi proposto e se pode estudar e discutir o compartilhamento de responsabilidades, buscando respostas acerca das quais parcelas de potência devem ser apontadas às cargas geradoras dos distúrbios harmônicos. A caracterização de cargas e estimação de impedância de linha apresentam resultados bastante satisfatórios. Assim, a metodologia de atribuição de responsabilidades sugere que a potência ativa fundamental deveria ser de responsabilidade das cargas, uma vez que ela representa de fato o fluxo de potência da fonte de alimentação para a carga. Além disso, o trabalho mostrou a fragilidade da PRODIST frente à norma IEEE em relação aos níveis de distorção harmônica de tensão no PAC...
This work, aims to the study of the accountability problem focused on single-phase circuits with low voltage characteristics (low level of short circuit). In this scenario, the advancement of electronic loads and switchin devices have promoted and environment in which voltages and currents present high harmonic content, reducing the electrical power quality. In this context, the objective of this work is to study the behavior of linear and nonlinear loads and draw conclusions on accountability in electrical grids, i.e., responsibility in the harmonic content generation. For this purpose, it was applied the Conservative Power Theory (CPT) which is a mathematical tool for electrical circuits analysis on both sinusoidal and nonsinusoidal conditions. Furthermore, the CPT allows the application of a Accontability Methodology that takes into account information of the line impedance (equivalent Thévenin viewed by point of common coupling) and the equivalent parameters of the load. These two considerations represent a differential in relation to the studied methodologies. So, an electrical circuit containing linear and non-linear loads was proposed, and the Accountability Methodology was studied and discussed, seeking answers about the power portions that should be accontable to the harmonic loads. The load characterization and the impedance estimation presented satisfactory results. Then, the Accontability Methodology proposes that the fundamental active power should be accontable to the loads, since it represents the power portion that really flows the power source to the load. In addition, the work showed the fragility of PRODIST in relation to the IEEE standard concerning the harmonic voltage distortion established limits at the point of common coupling

Orientador: Helmo Kelis Morales Paredes
Banca: Sigmar Maurer Deckmann
Banca: Fernando Pinhabel Marafão
Resumo: O presente trabalho aborda o assunto da atribuição de responsabilidades em circuitos elétricos monofásicos com características de baixa tensão (baixo nível de curto circuito). Nesse cenário, o avanço das cargas eletrônicas e das fontes chaveadas propiciou um ambiente na qual tensão e corrente carregam alto conteúdo harmônico desfavorecendo, de certa forma, a Qualidade da Energia Elétrica (QEE). Nesse contexto, o objetivo do trabalho é estudar o comportamento de cargas lineares e não lineares e traçar conclusões a respeito de atribuição de responsabilidades. Para tanto, utilizouse a Teoria da Potência Conservativa (CPT) (do inglês, Conservation Power Theory) que é um modelo matemático para análise de circuitos elétricos sob condições senoidais e não seniodais. Além disso, a CPT permite expandir a análise do problema proposto através de uma Metodologia de Atribuição de Responsabilidades que leva em consideração um circuito equivalente com as informações da impedância de linha (equivalente Thévenin da rede visto pelo PAC) e dos parâmetros equivalentes da carga, mostrando um diferencial frente às metodologias estudadas. Para tanto, um circuito elétrico composto por diferentes cargas lineares e não lineares foi proposto e se pode estudar e discutir o compartilhamento de responsabilidades, buscando respostas acerca das quais parcelas de potência devem ser apontadas às cargas geradoras dos distúrbios harmônicos. A caracterização de cargas e estimação de impedância de linha apresentam resultados bastante satisfatórios. Assim, a metodologia de atribuição de responsabilidades sugere que a potência ativa fundamental deveria ser de responsabilidade das cargas, uma vez que ela representa de fato o fluxo de potência da fonte de alimentação para a carga. Além disso, o trabalho mostrou a fragilidade da PRODIST frente à norma IEEE em relação aos níveis de distorção harmônica de tensão no PAC...
Abstract: This work, aims to the study of the accountability problem focused on single-phase circuits with low voltage characteristics (low level of short circuit). In this scenario, the advancement of electronic loads and switchin devices have promoted and environment in which voltages and currents present high harmonic content, reducing the electrical power quality. In this context, the objective of this work is to study the behavior of linear and nonlinear loads and draw conclusions on accountability in electrical grids, i.e., responsibility in the harmonic content generation. For this purpose, it was applied the Conservative Power Theory (CPT) which is a mathematical tool for electrical circuits analysis on both sinusoidal and nonsinusoidal conditions. Furthermore, the CPT allows the application of a Accontability Methodology that takes into account information of the line impedance (equivalent Thévenin viewed by point of common coupling) and the equivalent parameters of the load. These two considerations represent a differential in relation to the studied methodologies. So, an electrical circuit containing linear and non-linear loads was proposed, and the Accountability Methodology was studied and discussed, seeking answers about the power portions that should be accontable to the harmonic loads. The load characterization and the impedance estimation presented satisfactory results. Then, the Accontability Methodology proposes that the fundamental active power should be accontable to the loads, since it represents the power portion that really flows the power source to the load. In addition, the work showed the fragility of PRODIST in relation to the IEEE standard concerning the harmonic voltage distortion established limits at the point of common coupling
Mestre

Orientador: Luiz Carlos Kretly
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação
Made available in DSpace on 2018-07-24T00:05:19Z (GMT). No. of bitstreams: 1 Souza_DanielCardosode_M.pdf: 24727698 bytes, checksum: 802ba54b2fef69d2a43dfbabc8b9f7c4 (MD5) Previous issue date: 1998
Resumo: A crescente ênfase sobre a operação portátil de computadores e sistemas de telecomunicação prioriza circuitos de baixa potência, ainda que de alta velocidade. As opções tecnológicas existentes para aplicações digitais na faixa de 100MHz até 1 GHz são as famílias ECL em silício, DCFL em arseneto de gálio (GaAs), bem como ASICs CMOS realizados em processos avançados de Si, e somente as duas últimas podem proporcionar baixos consumos de potência. Em GaAs, DCFL é a principal opção de famíliadigital de baixa potência. Neste trabalho, descreve-se o projeto full-custom de um CI divisor de freqüências de módulo variável e contador de década, realizado na família DCFL de GaAs. A topologia deste CI é inteiramente baseada na arquitetura clássica do TTL 7490, que foi escolhida por causa de sua versatilidade, e toda a sua funcionalidade lógica é mantida: o CI proposto pode operar tanto como um contador BCD quanto como um divisor de frequências por N, com N na faixa de 2 até 10. A razão da divisão, N, pode ser configurada unicamente através de conexões diretas entre pinos do CI. Por isso, o CI projetado neste trabalho será referido como o 7490-like. Suas aplicações são em síntese/divisão de frequências, contagem, instrumentação de alta frequência e na composição de circuitos digitais de alta velocidade, podendo-se usá-lo na entrada de outros blocos. ... Observação: O resumo, na íntegra, poderá ser visualizado no texto completo da tese digital
Abstract: The increasing emphasis on the portable operation of computers and communication systems has placed a priority on low-power, yet high-speed, circuits. The existing viable technologies for digital applications in the range fTom100 l Hz up to 1 GHz are Si ECL and GaAs DCFL families, as well as high-speed CMOS ASICs implemented in advanced Si processes, and only the last two options offer low power consumption. In GaAs technology, DCFL is the main choice for a low-power digital family. In this work, a variable modulus frequency divider and decade counter IC was designed in the GaAs DCFL family. This work describes the full-custom design procedures for this IC, starting from its logic design, until the completion of the final layout version. This DCFL counter circuit topology is entirely based upon the classical TTL 7490 architecture, which was chosen because of its versatility, and all its functionality is retained: this IC can operate either as a decade (BCD) counter, or as a frequency divider by N, being N any integer in the range from 2 to 10. The frequency division modulus N can be set solely by means of direct connections between certain IC pins. Therefore, the IC designed in this work will be referred to as the 7490-like. This circuit's usual applications are: frequency synthesis or division, counting, high frequency instrumentation and as a block in the composition of high speed digital circuits; the IC can also be used before the input to other blocks. ... Note: The complete abstract is available with the full electronic digital thesis or dissertations
Mestrado
Mestre em Engenharia Elétrica

Esta tese de doutorado trata do desenvolvimento de circuitos para a deteção de ondas submilimétricas integrados em tecnologia CMOS. Existe um interesse crescente nas tecnologias que utilizam frequências em terahertz (300 GHz - 3 THz) para aplicações em diagnóstico médico por imagem, análise espectral, segurança, radiocomunicação, aplicações médicas e de inspeção. Os sistemas atuais que utilizam tecnologias fotônicas são complexos e consomem muito espaço, além de pouco acessíveis devido ao seu alto custo. Porém, com o advento das tecnologias de silício (eg. CMOS e BiCMOS) é possível desenvolver circuitos nesta faixa de frequência, com baixo custo e alta capacidade de integração, permitindo inclusive o processamento do sinal no próprio chip. Diante deste contexto, as investigações desta tese de doutorado pretendem analisar e contribuir com o desenvolvimento de circuitos de detecção de ondas sub-milimétricas, bem como, propor uma metodologia de projeto que permita a integração destes circuitos e suas antenas em tecnologia CMOS, e com especificações para aplicação em um sistema de identificação por imagem. Este sistema é composto por antena, interface para detecção e processamento do sinal. Alguns detectores com antenas patch acopladas e com variações topológicas foram fabricados em tecnologia CMOS de 180 nanometros e testados para diferentes faixas de frequências, que vão desde 400 GHz até 800 GHz. Também foi desenvolvido um arranjo de detectores com 12 pixels (4x3) para a faixa de 700 GHz a 770 GHz, para aplicação em sistemas de identificação por imagem. A análise, o projeto e os testes destes circuitos, bem como a sua aplicação e a comparação dos mesmos com os apresentados em outros trabalhos, são discutidos ao longo desta tese. Os circuitos foram testados com um setup proposto adaptando-se um sistema de espectroscopia no domínio do tempo, comprovando os resultados através de testes experimentais.
This PhD thesis deal with the development of circuits for submillimeter waves detection integrated in CMOS technology. There is a growing interest in technologies that uses terahertz frequencies (300 GHz to 3 THz) for applications in medical imaging, spectral analysis, security, radiocommunication, medical applications and inspection. The present systems that uses photonic technology are complex and space consuming, and also are very expensives. However, with the advent of silicon technologies (eg. CMOS and BiCMOS) is possible to develop circuits to work in this frequency range, with low cost and high integrability, including the on-chip signal processing. Given this context the investigations of this PhD thesis intends to analyze and to contribute with the development of submillimeter waves detection circuits as well as to propose a design metodology that allows the circuit integration and its antennas in CMOS technology and with specifications for application in imaging system. This system is composed by antenna, detection interface and signal processing. Some detectors with coupled patch antenna and with topological variations were fabricated in 180 nanometers CMOS technology and tested for different frequency ranges, that ranging from 400 GHz until 800 GHz. Also was developed a detector array with 12 pixels (4x3) for the 700 to 770 GHz frequency range (120 GHz bandwidth), for application in imaging systems. The analysis, design and testing of these circuits as well as their application and their comparison with those presented in other works, are discussed throughout this thesis. The circuits were tested using a proposed setup using a terahertz time-domain spectroscopy system confirming the results through experimental tests.

El ruido de conmutación generado por los circuitos digitales representa un problema importante que a menudolimita las prestaciones de los circuitos integradosdigitales y mixtos. éste ruido de conmutación estápresente en los terminales de alimentación internos delos circuitos y es debido a la inductancia parásita quepresentan los terminales y conductores del encapsulado.Estos componentes inductivos transforman en ruido detensión la derivada temporal de los pulsos de corrientedemandados por la lógica al conmutar. Al estar presenteen los terminales de alimentación puede afectar acualquier zona del circuito. Además, dado que losterminales de alimentación se utilizan para polarizar elsubstrato o el pozo de los CI semiconductores el ruido esinyectado en dicho substrato y puede propagarse por él,afectando incluso a circuitos que no comparten la mismaalimentación que los circuitos digitales generadores delruido.En los últimos años se han propuesto diferentesalternativas para solucionar este problema, la mayoría deellas centradas en dos aspectos. El primero de ellosconsiste en introducir condensadores de desacoplo dentrodel encapsulado y/o reducir el valor de la inductanciadel encapsulado a base de incrementar el número determinales dedicados a alimentaciones o a base deutilizar técnicas de encapsulado avanzadas. El segundo secentra en el diseño de circuitos de salida que generenbajos niveles de ruido, pues los condensadores internosde desacoplo no reducen el ruido generado por estoscircuitos. En este trabajo de tesis se analizan todasestas técnicas y se realiza un estudio más detallado delruido generado internamente. Se proponen técnicas dereducción del ruido de conmutación en todos los aspectos:distribución de la alimentación, diseño lógico y diseñode los circuitos de salida de los CI CMOS, y se presentanresultados experimentales medidos sobre prototiposfabricados que

This thesis is focused on the conducted electromagnetic Interference generated at Integrated Circuit (IC) Level. Recently, several electrical models have been proposed in order to describe EMI at IC level, but they have several limitations. The first drawback is that these electrical models do not take into account the wear-out mechanisms on the EMI behaviour. The wear-out mechanisms are due to the dielectric degradation when an electric stress is applied to the oxide gate. Due to this degradation, the MOSFET characteristics are shifted. Therefore, the evaluation of wear-out mechanisms allow the designers, during the IC design, to predict the circuit behaviour along its lifetime. However, the impact of these wear-out mechanisms on the conducted EMI drift at IC level has not been deeply investigated. Hence, one of the aims of this thesis will be focused on the impact of wear-out mechanisms in signal integrity and conducted EMI at IC level. Moreover, current integrated circuits have a high operation frequency. Thus, the electromagnetic noise induced on those devices presents a higher harmonic content. For this reason, the electronics industry requires electrical models to predict high frequency conducted emissions. In this sense, the other aim of this thesis will be focused on expanding the current EMI models beyond 1 GHz. The IC behaviour may be affected by temperature, as well as conducted emission levels. Therefore, the proposed electrical model will take into account the impact of temperature. The experimental results have been obtained with three integrated circuits, two of them are specific test chip designed by Freescale Semiconductor, Inc., and the third IC is a commercial circuit of Maxim Integrated Circuits. This document is structured in four chapters. Chapter 1 describes the main wear-out mechanisms and the electromagnetic compatibility at IC level. The different EMI produced at IC are explained. Also, it describes aging methods to characterize the impact of wear-out mechanisms on MOS devices. Furthermore, the EMI characterization methods are explained and different EMC electrical models are described. To confirm the accuracy of the EMC models, the ¿Feature Selective Validation¿ (FSV) technique has been used. On this chapter, the FSV method and its application on computational electromagnetism is detailed. The chapter ends with the state of the art on wear-out mechanisms and EMI at IC level. Chapter 2 analyzes the IC reliability. The IC aging of the MOSFET I-V curve characteristics is studied, for further EMI characterization of the impact of wear-out mechanisms. The experimental results are presented at the end of Chapter 2. Chapter 3 presents an electrical model to characterize the conducted emissions of an IC up to 3 GHz. This electrical model considers the impact of temperature. The proposed model is validated with experimental results and verified with the FSV method. Chapter 4 summarizes the conclusions of the thesis and the main contributions. In addition, a list of the publications derived from this thesis is included. Finally, the chapter presents the lines for future research.
Esta tesis se centra en el estudio de las interferencias electromagnéticas (“Electromagnetic Interferences” o EMI) conducidas generadas a nivel de circuito integrado (CI). En la actualidad, existen modelos eléctricos para describir las EMI conducidas a nivel de CI, pero presentan ciertas limitaciones. La primera de ellas es que estos modelos no tienen en cuenta el impacto de los mecanismos de degradación sobre las EMI. Los mecanismos de degradación aparecen por el deterioro del dieléctrico debido al estrés eléctrico aplicado en el óxido de puerta. Estos mecanismos producen la variación de las características eléctricas de los dispositivos MOS. El estudio de estos efectos permite predecir, durante la etapa inicial del diseño, su impacto durante el tiempo de vida de los CI. Sin embargo, hasta la fecha, no se han llevado a cabo estudios del efecto de los mecanismos de degradación en las EMI conducidas a nivel de CI. Por lo tanto, uno de los primeros objetivos de la tesis será caracterizar el impacto de los mecanismos de degradación en la integridad de la señal y en las EMI conducidas a nivel de CI. Asimismo, los CI tienen una frecuencia de funcionamiento cada vez mayor, de modo que el ruido electromagnético generado por estos dispositivos tiene un contenido harmónico de más alta frecuencia. Es por esto que conviene tener modelos eléctricos que permitan modelizar las EMI de alta frecuencia. El segundo objetivo de la tesis consiste en modelizar las EMI conducidas más allá de la frecuencia de 1 GHz ya que los modelos actuales son válidos hasta esta frecuencia. La temperatura de funcionamiento del CI puede afectar al comportamiento del mismo, así como a los niveles de las emisiones conducidas. Por lo tanto será de interés que el modelo propuesto tenga en cuenta el impacto de la temperatura, ya que los modelos actuales únicamente son válidos para una temperatura de funcionamiento. La validación experimental se ha llevado a cabo sobre tres circuitos integrados, dos de ellos diseñados específicamente para este estudio por la empresa Freescale Semiconductor, Inc. y el tercer CI es un circuito comercial de Maxim Integrated Circuits. Este documento se compone de cuatro capítulos. El capítulo 1 empieza con la descripción de los principales mecanismos de degradación y de la compatibilidad electromagnética a nivel de circuito integrado. Se detallan las diferentes interferencias electromagnéticas que pueden producirse a nivel de circuito integrado. Se procede con la descripción de los métodos acelerados de envejecimiento para caracterizar el impacto de los mecanismos de degradación en los dispositivos MOS. Se continúa con una explicación de los métodos para caracterizar las EMI y la presentación de diferentes modelos EMC para su modelización. Para la validación de los estos modelos EMC se hace uso del método “Feature Selective Validation” (FSV). En este capítulo se da explicación al método FSV y su aplicación en el electromagnetismo computacional. Para finalizar el capítulo, se describe el estado actual de la investigación en el campo de los mecanismos de degradación y de las EMI a nivel de CI. En el capítulo 2 se analiza la fiabilidad de los CI. Se estudia el impacto de los mecanismos de degradación en el comportamiento de los transistores, para posteriormente estudiar el impacto de estos mecanismos en las EMI. El capítulo 2 se complementa con los resultados experimentales obtenidos en el laboratorio. El capítulo 3 se centra en la caracterización y el modelado de las EMI en los circuitos integrados. Se propone un modelo eléctrico para caracterizar las interferencias electromagnéticas conducidas hasta los 3 GHz y el impacto de la temperatura en las emisiones conducidas. El modelo propuesto es comprobado con medidas experimentales y verificado con el método FSV. Por último, el capítulo 4 resume las conclusiones de la tesis y las principales contribuciones. Además, en este capítulo se presenta las líneas de investigación futuras. Esta tesis se ha desarrollado dentro de una de las líneas de investigación del Grupo de Electrónica Industrial de Terrassa (“Terrassa Industrial Electronics Group” - TIEG), dentro del marco del proyecto de investigación TEC2009-09994, TEC2010-18550 y AGAUR 2009 SGR 142.

Orientador : Hans Kurt Edmond Liesenberg
Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação
Made available in DSpace on 2018-07-14T03:11:59Z (GMT). No. of bitstreams: 1 Araujo_EduardoManoel_M.pdf: 1356222 bytes, checksum: 14c02568dd544e87476763430aedf7ef (MD5) Previous issue date: 1991
Resumo: Devido acrescente complexidade no processo de projeto de circuitos integrados existe urna tendência natural de automatização deste processo. Uma das fases do processo de projeto de circuitos integrados é o seu traçado, que consiste no posicionamento das subcélulas que compõem o circuito e posterior roteamento das inteligações entre estas subcélulas. Na etapa de posicionamento é alocado um espaço no plano de posicionamento para cada urna destas subcélulas. Na fase de roteamento é estabelecido um caminho e alocado um espaço para as interligações através dos canais (áreas não ocupadas pelas subcélulas). O posicionamento das subcélulas pode ser realizado de forma absoluta ou relativa. No posicionamento absoluto os canais tem dimensões fixas. Se na fase de roteamento a largura de algum dos canais foi insuficiente para permitir a alocação do espaço para as interligações, então o posicionamento deve ser refeito prevendo o alargamento dos canais.No posicionamento relativo existe a flexibilidade de ajuste da largura dos canais durante o roteamento, urna vez que só são definidas relações de adjacencia entre as subcélulas. A ferramenta de posicionamento automático aqui descrita utiliza uma linguagem de entrada que permite especificar as subcélulas que compõem um circuito e a configuração de suas interligações. A ferramenta está dividida em três fases:regularidades, posicionamento inicial e melhoramento do posicionamento inicial. Durante a fase de reconhecimento de regularidades são identificados e agrupados os conjuntos de subcélulas que possuem uma estrutura regular de interconexão, para a qual se conhece um posicionamento eficiente. Para obtenção do posicionamento inicial é utilizada a técnica de crescimento epitaxial ou construtivo. Nesta técnica as subcélulas são incorporadas uma a uma no plano de posicionamento obedecendo a um critério de máxima conexidade com o conjunto das subcélulas já posicionadas. Na fase de melhoramento do posicionamento inicial são realizadas trocas de pares de subcélulas. Para restringir o número de trocas é delimitado inicialmente para cada subcélula, a vizinhança do ponto ideal para o seu posicionamento. Os candidatos para troca com a subcélula em questão são as subcélulas nesta vizinhança.Dentre as trocas realizadas são aceitas aquelas que efetivamente melhoram o posicionamento atual. O resultado final do posicionamento automático é uma expressão de posicionamento relativo envolvendo as subcélulas que compõem o circuito especificado.
Abstract: There is a natural tendency to automate the process of integrated circuit design due to its growing complexity. One of the integrated circuit design phases is the layout generation, which is carried out by first positioning the circuit's subcells and later on routing the interconnections between them. During the positioning stage a space for each of the circuit's subcells is allocated on the floorplan. While during the routing stage, a path through channels is established for each interconnection and space for the tracks is allocated. The positioning of subcells can be accomplished in two ways: absolute or relative. In absolute positionings channels have fixed dimensions. If, at the routing stage, the width of some chanhel is found to be toe narrow to allow for the allocation of space to the interconnections, then the positioning must be redone. In the relative placement, only adjacency relations between cells are defined, so there is flexibility to accept varying channel dimension demands. The automatic placement tool describedhere has an input language which allows one to specify the subcells of a circuit and its interconnection configuration. The tool executes in three phases: regularity recognition, initial placement and improvement of the initial placement. During the regularity recognition phase, subcells groups that have a regular interconnection structure, for which an efficient placement is nown, are identified and positioned. The constructive or epitaxial growth technique is applied to obtain he initial placement. With this technique the subcells are incorporated to the floorplan, one at a time, following the maximum connectivity criteria with the set of already positioned subcells. During the improvement of the initial placement, interchanges of pairs of subcells are tried. For each subcell, its ideal position and a neighborhood of this point are determined. To restrict the number of rial interchanges, the candidates to be paired with each subcell are the subcells in that neighborhood. Among the trial interchanges, those which effectively improve the current pIacement are chosen. The final resuIt of the automatic placement is a relative placement expression of alI circuit's subcells.
Mestrado
Mestre em Ciência da Computação

Os ROBDDs são estruturas utilizadas com sucesso em ferramentas de CAD para microeletrônica. Estas estruturas permitem a representação canônica de funções booleanas ao se estabelecer um ordenamento fixo de variáveis. No contexto de um gerador automático de células lógicas para circuitos integrados, os ROBDDs podem servir de base para a derivação de redes de transistores cujo comportamento elétrico equivale ao comportamento lógico de uma função booleana desejada. Nas redes de transistores derivadas de ROBDDs, o posicionamento relativo dos transistores é determinado pelo ordenamento de variáveis. O efeito do reordenamento de transistores já foi estudado na década de noventa e sabe-se de sua influência sobre características de área, atraso e potência de um circuito digital. Entretanto, estes estudos limitam-se à topologia CMOS complementar série/paralelo, que é a topologia de redes de transistores mais comum. Neste trabalho, explora-se o efeito do reordenamento de variáveis nas características de área e atraso de circuitos mapeados com seis famílias lógicas diferentes, cujas células constituem redes de transistores derivadas de ROBDDs. Em geral, os resultados dos experimentos indicam que, para estas famílias lógicas, selecionar ordenamentos, onde transistores controlados por sinais mais críticos posicionam-se relativamente mais próximos à saída da célula, pode levar ao mapeamento de circuitos com atraso 16,4% inferior, em média, ao atraso do circuito equivalente com ordenamentos selecionados para obtenção da menor área possível e ignorando-se os atrasos de chegada nas entradas de uma célula.
The ROBDDs are structures that have been successfully used in CAD tools for microelectronics. These structures allow canonical representation of boolean functions when established a fixed variable ordering. In the context of an automatic logic cell generator for integrated circuits, ROBDDs may serve as a base for deriving transistor networks from which electrical behavior is equivalent to the logic behavior of a specified boolean function. With ROBDD derived transistor networks, the relative placement of transistors is determined by variable ordering. The effect of transistor reordering was already studied in the nineties and we know about its influence over area, delay and power characteristics of an integrated circuit. However, these studies were limited to complementary series/parallel CMOS topology, which is the standard for transistor networks topology. In this work, the effect of variable reordering is explored over area and delay characteristics of circuits mapped to six different logic families, where cells are designed with ROBDD derived transistor networks. Experimental results indicate that, in general, placing transistors controlled by the most critical signals closer to cell output may lead to a circuit mapping with an average 16.4% less delay than an equivalent circuit where orderings for smallest possible area are selected and input arrival times of a cell are ignored.

Este trabalho tem como objetivo principal apresentar o estudo comparativo de diversas arquiteturas para a implementação de partes de controle de sistemas digitais, propondo um método de concepção orientado para a etapa de síntese no domínio estrutural. E apresentada uma descrição geral dos sistemas digitais que aborda os seguintes aspectos: a classificação, as formas de implementação, as metodologias de projeto e o use de níveis de interpretação. As arquiteturas de controladores são desenvolvidas através de diversos componentes combinacionais, associados a elementos de memorização, que permitem a realização de maquinas de estados finitos. 0 conhecimento das características destes componentes digitais, bem como das ferramentas que os geram de forma automática, pode levar a escolha da arquitetura de controle que melhor se adéqua a implementação do circuito integrado. A divisão de um circuito em unidade controladora e unidade operativa é uma decisão do projetista. Esta escolha pode ser orientada de acordo com certos parâmetros, geralmente ligados a complexidade dos sistemas. A classificação quanto a complexidade, tamanho da palavra de instrução, número de comandos que irão atuar na parte operativa, entre outros parâmetros, permite agrupar os algoritmos em conjuntos. Os algoritmos pertencentes a um determinado conjunto, utilizando a mesma arquitetura para a implementação da unidade de controle, apresentarão resultados semelhantes em termos de área, desempenho elétrico, flexibilidade, etc., se forem implementados pelo mesmo sistema de PAC. De forma que torna-se possível selecionar arquiteturas que se adequem melhor para realizar os circuitos que apresentam características comuns. Diversas propostas de arquiteturas para a implementação de unidades de controle são apresentadas, citando os pontos positivos e negativos de cada implementação. Dois circuitos digitais, no caso microprocessadores, são utilizados, como exemplo, para ilustrar a realização destas arquiteturas. A comparação entre as arquiteturas deve ser efetuada através de ferramentas que permitam avaliar os métodos de implementação e, também, verificar a correção dos circuitos implementados. Para os exemplos utilizou-se SHC (Simulador para HDC) com esta finalidade. O SHC é um simulador que tem como entrada uma linguagem de descrição de hardware HDC, e que permite a simulação de diversas arquiteturas, a partir de descrições tão próximas da implementação física dos circuitos quanto necessário (dentro dos níveis de descrição permitidos pela linguagem HDC).
The main subject of this work is the comparative study of several architectures for control unit implementation. Meanwhile a structural domain synthesis strategy is proposed. A general description of digital systems is presented, which focuses the followings aspects: classification, implementation, design methodologies and the use of interpretation levels. Controllers' architectures are developed with several combinatorial components, associated to memory elements, which realize a finite state machine. The knowledge of digital circuits characteristics, as well as the automatic generation tools available, can help to choose the best control architecture iJ use in integrated circuits implementation. Control unit and execution unit circuits division is a designer's decision. This choice can be oriented according to some parameters, usually related to systems' complexity. Algorithms can be classified by their complexity, length of instruction word, number of commands that will act in the execution unit and other parameters. This classification allows to group algorithms in sets. When some implementation of control unit architecture is selected, any algorithm of a given set will present similar results in terms of area, performance, flexibility and so on. Then it becomes possible to select architectures that are more suited to implement circuits showing common characteristics. Several architectures for control unit implementation are presented, demonstrating advantages and drawbacks of each one. Two digital circuits are used (in this case microprocessors) as examples, illustrating these architectures implementation. The comparison between architectures has to be done with tools that allow the evaluation of each implementation method and circuit verification. Each example was simulated by SHC (HDC Simulator). SHC is a simulator which has, as an input, the HDC hardware description language. This simulator allows architecture simulation by descriptions as close to physical circuit implementation as needed (inside the available HDC description levels).

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais.
A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

Orientador: Luiz Carlos Kretly
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação
Made available in DSpace on 2018-08-12T09:54:12Z (GMT). No. of bitstreams: 1 FonsecaJunior_PauloNazarenoLagoia.pdf: 5632530 bytes, checksum: ea9f82363483a872a3effe7dbd527b5f (MD5) Previous issue date: 2008
Resumo: Este trabalho tem como finalidade a implementação de indutores integrados passivos baseados nas tecnologias de fabricação CMOS e BiCMOS. Os indutores são dispositivos fundamentais em aplicações de rádio freqüência e estão presentes na maioria dos circuitos de RF como amplificadores e osciladores. Os Indutores integrados passivos têm seus desempenhos degradados principalmente pelas perdas associadas ao metal e substrato. E apesar da existência de vários métodos de otimização, as foundries em geral, ainda oferecem um número reduzido de componentes, o que dificulta a escolha do melhor dispositivo para cada circuito. Sendo assim, a partir do projeto e implementação de indutores integrados o projetista é capaz de desenvolver novos dispositivos para cada aplicação. Este trabalho apresenta os resultados experimentais de indutores CMOS otimizados com a técnica de empilhamento para a redução de perdas ôhmicas e de PGS para a redução de perdas pelo substrato. Apresenta-se também indutores projetados na tecnologia BiCMOS com dupla camada de PGS; enterrada n+ e silício policristalino.
Abstract: This work aims the design and implementation of integrated passive inductors based on CMOS and BiCMOS processes. The inductors are essential devices in radio frequency applications and are used in many RF circuits such as amplifiers and oscillators. The inductors' performance is mainly limited by metal and substrate losses. Although various methods of improvement have been proposed, the foundries still offer a reduced number of components, making far more difficult to choose the best device for each circuit. In this way, from the design and implementation of integrated inductors, the designer is able to enhance and develop new devices for each application. This works presents the experimental results of inductors based on CMOS process. These inductors have been improved with two techniques; multilevel and PGS, the first one reduce the metal losses and the second to reduce the substrate losses. This work also shows inductors improved with double PGS based on BiCMOS process. The double PGS was designed with polysilicon and n+ buried layer.
Universidade Estadual de Campi
Telecomunicações e Telemática
Mestre em Engenharia Elétrica

Orientador: Carlos I. Z. Mammana
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica
Made available in DSpace on 2018-07-19T21:29:51Z (GMT). No. of bitstreams: 1 Oliveira_ArthurHenriqueCesarde_M.pdf: 7025042 bytes, checksum: 3e759451e891d3cdd003bc9ec441b62d (MD5) Previous issue date: 1990
Resumo: Este trabalho de Mestrado em Engenharia Elétrica, trata do desenvolvimento de um circuito integrado modular para ser aplicado no projeto para testabilidade de placas eletrônicas digitais. E um CI programável que visa facilitar a implementação de Scan-Test e Self-Test nas placas. Os capítulos 1, 2 e 3 servem de subsídio para o trabalho, conceituando o problema-teste de circuitos 1ógicos, geração de vetores de teste e projeto para testabilidade. No capítulo 4 é apresentado o projeto do Circuito para Teste Integrado de Placas (CTIP), partindo da especificação, simulação, lay-out, até os testes de validação. No capítulo 5 apresentam-se as conclusões e um exemplo de aplicação do CTIP
Abstract: The subject of this Master in Electrical Engineering Thesis is the design of a modular integrated circuit to be used in board design for testability. This IC is programmable and aims to easy implementing PCBoard Scan and Self-Test. Chapters 1, 2 and 3 are subsides for the others, defining the logic circuits testing-problem, test vector generation and design for estability. Chapter 4 presents the design of the Board Testing IC CCTIP), from specification, through simulation, lay-out and testing. Chapter 5 presents conclusions and an application example
Mestrado
Mestre em Engenharia Elétrica

Orientador : Carlos Alberto dos Reis Filho
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação
Made available in DSpace on 2018-08-03T03:56:55Z (GMT). No. of bitstreams: 1 Pessatti_MuriloPilon_M.pdf: 2003159 bytes, checksum: 6593b1ca543f93febd43ee73a1048879 (MD5) Previous issue date: 2002
Mestrado

A tendência mundial em torno de sistemas SoC – System on Chip – baseados em processo CMOS – Complementary Metal Oxide Semiconductor – digital, apresenta cada vez mais desafios aos projetistas de circuitos integrados. Em especial se observa que enquanto os projetistas de circuitos digitais podem contar com bibliotecas cada vez mais completas de células digitais semi-prontas e ferramentas cada vez mais poderosas para o aprimoramento do projeto, os projetistas analógicos não contam com tais facilidades, sendo necessário realizar o projeto de novas células analógicas para cada especificação recebida. Este trabalho apresenta uma contribuição para a automatização do projeto de blocos analógicos e, para isso, foi escolhido um bloco essencial em muitos projetos analógicos: o amplificador operacional – ampOp. A idéia inicial por trás dessa escolha foi um conjunto de especificações fornecido pela empresa Freescale Semiconductors, para o projeto um préamplificador de áudio realizado no âmbito do Programa Nacional de Microeletrônica – PNM. A topologia escolhida para o amplificador operacional, retirada de [1], foi analisada e utilizada para projeto do amplificador para áudio. Além disso, um software de auxílio ao projeto para este amplificador foi escrito em linguagem C, e seu objetivo é auxiliar no reprojeto do ampOp para atender à especificações diversas. Para isso o software recebe como entradas as próprias especificações e um primeiro projeto do ampOp, realizado com equações simplificadas de projeto. O software então, em conjunto com um simulador elétrico, reprojeta o amplificador, retirando alguns parâmetros relevantes dos arquivos de simulação e utilizando equações de projeto mais completas. Ao final do trabalho, um exemplo de ampOp foi fabricado e caracterizado, sendo os resultados obtidos analisados.
The world trend towards SoC – System on Chip – based on digital CMOS – Complementary Metal Oxide Semiconductor – process presents more and more challenges to the IC designer. One can observe that while digital designers may rely on digital core libraries that are more and more complete, and design tools that are increasingly powerful and capable of optimizing the digital design, analog designers do not have such privileges available, becoming necessary to design such analog cores each time a new set of specifications is received. This work presents a contribution to the automatization of the design of analog cores and, in order to do that, an essential core was chosen: the operational amplifier. The choice for the operational amplifier was made in order to attend to a set of specifications provided by Freescale Semiconductors. This set was applied in the design of an audio pre-amplifier performed in the scope of the National Microelectronics Program – PNM. A topology chosen for the amplifier, extracted from [1], was analysed and applied to design the audio pre-amplifier. Additionaliy, a software for this specific amplifier was written, and its goal is to aid the redesign of the amplifier to comply with a set of specifications. In order to do this, the software receives, as input parameters, the set of specifications and the results of a first amplifier design, done by the analog designer using simplified equations. Then, together with an electrical simulator, the software redesigns the amplifier, reading some relevant information from the output file of the simulation and using more complete relations. At the end of this work, an example of amplifier was manufactured and characterized, and the final results were analyzed.

Orientador : Carlos Alberto dos Reis Filho
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação
Made available in DSpace on 2018-08-03T03:58:22Z (GMT). No. of bitstreams: 1 DalFabbro_PauloAugusto_M.pdf: 2340341 bytes, checksum: 51a8e44036af7334cbe842b7ce88edc3 (MD5) Previous issue date: 2002
Mestrado

Orientador: Norian Marranghello
Banca: Maria Eliza Brefere Arnoni
Banca: Luiz Carlos Begosso
Resumo: O ensino é de vital importância para a evolução de uma sociedade. Metodologias e ferramentas de ensino visam otimizar e facilitar o aprendizado de forma que o processo de aprendizagem seja eficiente. Descreve-se nesta dissertação um ambiente de apoio ao ensino - chamado Classroom - com ênfase na Teoria das Inteligências Múltiplas cujo objetivo é fornecer ferramentas e guias para a criação de aulas virtuais, facilitando a composição e exposição de complementos para aulas presenciais. Além do ambiente e suas ferramentas, descreve-se também os raciocínios que nortearam a criação de um curso complementar de Sistemas Digitais para demonstração do uso do ambiente, tanto pelo professor que o criou quanto pelos alunos que o estudaram e avaliaram. Em seguida, são relatadas as formas de avaliação do ambiente, bem como os resultados obtidos. Por fim, conclui-se a dissertação com indicações dos pontos positivos que foram identificados com os resultados das avaliações e de melhorias que podem ser realizadas em extensões do ambiente Classroom.
Abstract: Teaching has a vital importance to the evolution of a society. Teaching methodologies and tools aim to optimize and facilitate the learning process so that it becomes more efficient. This dissertation describes a teaching support environment - named Classroom - based on the Theory of Multiple Intelligences whose goal is to provide tools and guides to the creation of virtual classes, facilitating the composition of and exposure to material complimentary to that presented in attendance classes. Besides the environment and its tools, it is also described the reasoning behind the creation of a complementary Digital Systems course to demonstrate the use of the environment by the professor and the students that tested it. Afterwards, the process to evaluate the environment is presented, as well as the obtained results. In the end, the dissertation is concluded with indication of the positive and negative points that were identified by analyses of the evaluations results. Improvements are also proposed so that the Classroom environment may be extended.
Mestre

Orientador: Rui Fragassi Souza
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica
Made available in DSpace on 2018-07-13T23:24:21Z (GMT). No. of bitstreams: 1 Paixao_OswaldoPedreira_M.pdf: 10062201 bytes, checksum: 4bd6b393db8da3d20d76ab91c9c07b5d (MD5) Previous issue date: 1991
Resumo: Este trabalho apresenta o projeto e as técnicas de implementação de amplificadores distribuídos. para sua utilização em sistemas avançados de microondas, que operam com sinais de alta velocidade. Inicialmente, foram obtidas expressões aproximadas para o cálculo do ganho de potência e do fator de ruído destes amplificadores, que permitem avaliar o seu desempenho em freqüência e a compreender o seu mecanismo de funcionamento. Para uma análise mais rigorosa, foi desenvolvido o programa ANA, que realiza a análise nodal de CIMs lineares no domínio da freqüência, incluindo na sua análise, o efeito do ruído. O projeto final dos dois circuitos selecionados (AD710 e AD321), que empregam um arranjo unidimensional de 4 FETs, foram obtidos via otimização, utilizando o programa OTIMO. Dois amplificadores foram montados, na forma híbrida, utilizando transistores tipo MESFET de GaAs (AD710 ) e HEMT de AlGaAs/GaAs (AD321 ). Em ambos os circuitos foram utilizados substratos de alumina para a realização das linhas de microfita e para a deposição dos resistores de filme fino (NiCr). Nos circuitos do AD710 e AD321 foram medidos os parâmetros de espalhamento, com os resultados experimentais próximos dos previstos na teoria
Abstract: This work presents the design and implementation of hybrid distributed amplifiers, intendedfor advanced microwave systems that work with high velocity digital signals. Initially, approximated expressions for the computation of power gain and noise figure of these amplifiers were developed. Such equations allow the investigation of the frequency behavior and gives some insight about the working mechanism of distributed amplifiers in general. To improve the analysis a CAD program, called ANA, was developed which makes a nodal analysis of linear MICS in the frequency domain, including the noise effect. The final design of the two amplifiers investigated (AD710 and AD321), using a unidimensional array of four FETs, were obtained through an optimization program called OTIMO. Two distributed amplifiers were implemented, in hybrid structure, using GaAs MESFETs (AD710) and AlGaAs/GaAs HEMTs (AD321) transistors. Both circuits used alumina substrates to manufacture microstrip lines and NiCr thin film deposited resistors. The scaterring parameters of such circuits were measured, with good agreement with theoretical prediction
Mestrado
Mestre em Engenharia Elétrica

Orientador: Carlos Alberto dos Reis Filho
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e Computação
Made available in DSpace on 2018-08-05T22:28:31Z (GMT). No. of bitstreams: 1 ManzanJunior_Donato_M.pdf: 1716370 bytes, checksum: 70e88e04a73f17039cb0ea8597b7b0cc (MD5) Previous issue date: 2005
Resumo: Este trabalho descreve o desenvolvimento de um sensor de umidade relativa que tem como elemento sensor um polímero (poli(óxido de etileno-co-epicloridrina)84:16), cuja condutividade varia com a umidade. O polímero foi depositado por casting sobre um substrato cerâmico sobre o qual, por sua vez, foram depositados dois eletrodos em forma interdigitada aos quais é aplicada uma corrente alternada com forma de onda quadrada e amplitude DC nula. Este sinal de excitação é produzido por um circuito integrado que também realiza a leitura da tensão nos terminais do eletrodo. Além disto, o circuito contém um sensor de temperatura cuja informação é necessária para a correta leitura da umidade. Amostras do circuito integrado, cujo projeto é parte deste trabalho, foram fabricadas em tecnologia CMOS 0,35um e caracterizadas juntamente com o elemento sensor. Os resultados mais relevantes da caracterização do sensor desenvolvido são: Faixa de medição: máx 90%RH para evitar condensação; Sensibilidade do elemento sensor: 188,83W/%RH a 55%RH; Histerese: 3,4% a 55%RH; Temperatura de operação: 0 a 60oC; Tempo de resposta: +/-30s. A principal contribuição deste trabalho reside na proposição de um sensor de umidade que é composto de um elemento sensor polimérico e de um circuito integrado que realiza o condicionamento e leitura dos sinais envolvidos, constituindo deste modo uma solução robusta e de baixo custo
Abstract: This work describes the development of a relative-humidity sensor, which uses as sensing element a polymer (poly(ethylene oxide-co-epichlorohydrin)84:16) whose conductivity varies with humidity. The polymer was deposited by casting over a ceramic substrate, on which two interdigitized electrodes were previously deposited. An integrated circuit, also developed as part of the work, provides a square wave current with no DC component as excitation signal to the electrodes and reads the voltage across them. The developed integrated circuit also includes a temperature sensor, whose produced signal is used to yield the correct humidity measurement. Samples of the integrated circuit were fabricated in 0.35µm CMOS technology and were characterized together with the sensing element. The most relevant characteristics of the developed humidity sensor are: Measuring range: 90%RH max, to avoid condensing; Sensor element sensitivity: 188,83W/%RH at 55%RH; Hysteresis: 3,4% at 55%RH; Operating temperature: 0 to 60oC; Response time: +/-30s. The main contribution of this work is the proposition of a humidity sensor, which is based on a compound of a polymeric sensing element that operates in conjunction with an integrated circuit. The developed integrated circuit performs the necessary conditioning of the involved signals, in addition to include a temperature sensor. The developed humidity sensor has proven to be robust and can be produced at a relative low cost
Mestrado
Eletrônica, Microeletrônica e Optoeletrônica
Mestre em Engenharia Elétrica

Este trabalho apresenta a implementação de um roteador global de circuitos integrados capaz de tratar os problemas de roteamento atuais, utilizando como referência para avaliação os circuitos de benchmark publicados durante as competições de roteamento global realizadas no ACM International Symposium on Physical Design 2007 e 2008. O roteador global desenvolvido utiliza como ferramenta principal a técnica de ripup and reroute associada às técnicas de roteamento monotônico e maze routing, ambas com grande histórico de uso nas ferramentas acadêmicas descritas também neste trabalho. O desenvolvimento da ferramenta também possui características diferenciadas e únicas, com um novo método de ordenamento das redes durante a fase de rip-up and reroute. Para a geração dos resultados foram definidas duas versões diferentes da ferramenta, sendo estas duas versões analisadas com duas diferentes técnicas de construção das árvores de roteamento, gerando no total quatro configurações da ferramenta. Como decisão de projeto, a versão principal utilizada no desenvolvimento e discussão dos resultados é a versão que prioriza a qualidade do roteamento, utilizando MSTs para construção das árvores de roteamento. Os resultados mostram que o roteador global desenvolvido é capaz de gerar resultados com boa qualidade mesmo sem fazer uso de técnicas de identificação de áreas de congestionamento, sem otimizações pós-roteamento e sem nenhuma forma de ajuste (tuning) para os diferentes circuitos de benchmark, apesar de ainda ter tempo de execução acima dos apresentados por outras ferramentas acadêmicas. O foco durante o processo de desenvolvimento e implementação da ferramenta foram os circuitos mais recentes, entretanto a ferramenta obteve ótimos resultados também para os circuitos publicados no ISPD 1998, gerando soluções com qualidade similar ou melhor que as reportadas na literatura. A diferença dos resultados deste trabalho em relação aos melhores resultados dos roteadores globais com código disponível, para circuitos 3D lançados no ISPD 2008 é de, em média, 1,78%1 na métrica de comprimento de fio sem considerar o custo das vias e de 15,56% considerando o custo da via como uma unidade de comprimento de fio (ISPD 2008), para a versão voltada a qualidade de roteamento. Já para a versão da ferramenta que busca a convergência o mais rápido possível a diferença foi de 3,39% e 16,32%, respectivamente. As maiores diferenças são encontradas nos circuitos mais difíceis de gerar uma solução sem violações. Isso mostra como as técnicas de identificação de região podem contribuir tanto para uma convergência mais rápida quanto para evitar que fios passem por rotas desnecessárias durante a fase de negociação. Na métrica que avalia as vias como custo de uma unidade de comprimento, os resultados obtidos apresentam em média 18,67% maior comprimento de fio que os melhores resultados da literatura, sendo que dois circuitos com solução sem violações2 apresentam resultado com violações utilizando a ferramenta desenvolvida neste trabalho.
This work describes the implementation of an integrated circuit global router capable of handling the current routing problems, using as a reference the evaluation of benchmark circuits from the two global routing contests held in ISPD 2007 and 2008. The developed global router uses rip-up and reroute as the main technique associated with monotonic and maze routing techniques, both with large history of use in academic tools, also described in this work. The tool also has distinctive and unique characteristics, with a new method of net ordering during the rip-up and reroute stage. In order to generate the results were defined two different versions of the tool analyzed with two different techniques of routing tree construction, generating a total of four configurations. As a design decision, the major version used in the development and discussion of results is the version that prioritizes the routing quality, using MSTs for tree construction. The results show that the global router developed is able to generate good results even without making use of techniques to identify congestion areas, without post-routing optimizations and without any form of tuning for the different benchmark circuits, despite having run time above other academic tools. The focus during the development and implementation of the tool were the newer circuits, however the tool also obtained excellent results for the circuits released in ISPD 1998, generating solutions with similar quality or better than those reported in the literature. The difference in the results of this work over the best results generated with the available code global routers for 3D circuits released in ISPD 2008 is, on average, 2.53% in wirelength metric without considering the cost of vias and 18.34% considering the cost of the vias as one wirelength unit (ISPD 2008), for the best routing quality version. As for the version of the tool that seeks convergence as soon as possible the difference was 3.82% and 17.03%, respectively. The largest differences were found in the most difficult circuits to generate a solution without violations. This shows how the techniques of congested region identification can contribute to both a faster convergence and to avoid unnecessary wire detours during the negotiation phase. In the metric that evaluates the cost of vias as one wirelength unit, the results show an average of 22.5% greater wirelength than the best results found in literature. Also, the developed global router was unable to find a violation free solution for two circuits that are known to have a violation free solution3.