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Dissertations / Theses on the topic 'Circuits intégrés à grande échelle'
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1
Portal, Jean-Michel. "Test des circuits configurables de type FPGA à base de SRAM." Montpellier 2, 1999. http://www.theses.fr/1999MON20055.
Full textAbstract:
Cette these propose une strategie de test originale dediee aux circuits configurables de type fpga a base de sram. Apres une presentation de l'architecture de ces circuits et un etat de l'art dans le domaine du test des circuits configurables, une strategie generale de test structurel de ces circuits est proposee. Elle est basee sur un partitionnement de ces circuits en composante de nature homogene et sur la mise en place d'une approche de test ascendante. Ce processus de test prend en compte l'optimisation du nombre de configurations de test ainsi que la nature iterative de ce type de circuit. Dans un premier temps, ce processus est applique a la composante logique avec la mise en place de methodes systematiques permettant de generer un minimum de configuration de test garantissant pour un modele de faute donne, les conditions de test : des modules configurables, d'une cellule independante et d'un tableau de cellules. Ce processus est ensuite applique aux interconnexions globales aussi bien que locales avec la mise en place de methodes systematiques. Dans une troisieme partie, le test des cellules memoires de configuration est realise en adaptant des strategies classiques de test des memoires. Enfin, la validation de ces methodes est effectuee pour deux familles de fpga actuellement commercialisees : la famille xc4000 de xilinx et orca de lucent technologies. Les resultats obtenus avec ces methodes montrent une nette diminution du temps de test compares aux solutions basees sur des approches intuitives.
2
Fagot, Christophe. "Méthodes et algorithmes pour le test intégré de circuits VLSI combinatoires." Montpellier 2, 2000. http://www.theses.fr/2000MON20003.
Full textAbstract:
Le travail presente dans cette these porte sur la recherche de structures efficaces pour le test integre de circuits vlsi combinatoires. La qualite d'une structure de test integre se juge sur le temps de test qu'elle implique, la surface de silicium qu'elle occupe, et le nombre de fautes qu'elle permet de detecter. Tout d'abord, nous presentons une methode qui permet d'initialiser un generateur de vecteurs afin que la sequence qu'il produit permette soit de faire apparaitre avec le moins d'erreurs possible un ensemble de vecteurs donnes, soit de detecter le plus de fautes possible. Nous presentons ensuite une structure de correction des vecteurs produits par ce generateur. Cette structure est un ensemble de masques utilises cycliquement pour modifier les valeurs des bits de ces vecteurs. Des algorithmes gloutons de construction d'une telle structure sont enfin proposes.
3
Pham, Jean-Marie. "Caractérisation électrique des structures bipolaires VLSI : évaluation de paramètres critiques." Bordeaux 1, 1991. http://www.theses.fr/1991BOR10554.
Full textAbstract:
Dans le contexte des circuits vlsi se sont developpees de nouvelles structures bipolaires avancees miniaturisees. La premiere partie du memoire presente les originalites de ces structures et donne une vue d'ensemble de leurs technologies. La seconde partie s'interesse a leur modelisation. Elle expose une methode originale d'extraction de parametres dynamiques critiques a partir de mesures electriques simples effectuees sur des circuits de test de mise en Œuvre aisee
4
Saez, José Antonio. "Contribution à l'étude des circuits VLSI bipolaires : caractérisation et évaluation des technologies de type ECL : recherche d'optimisation des opérateurs CML." Bordeaux 1, 1990. http://www.theses.fr/1990BOR10580.
Full textAbstract:
Apres une presentation de l'evolution des technologies d'integration vlsi bipolaires et des familles logiques associees, l'auteur definit les caracteristiques essentielles des operateurs ecl et cml: excursion logique, immunite au bruit, temps de propagation, et valide les formulations analytiques par des mesures et des simulations. L'exploitation d'un programme d'optimisation permet d'aboutir aux dimensions et aux polarisations optimales de l'operateur cml pour une technologie et un environnement logique donne. La comparaison des familles logiques cml et stl utilisees pour la realisation des fonctions complexes est effectuee suivant des criteres qui prennent en compte le nombre de composants elementaires et la puissance consommee
5
Lopez, Alain. "Réduction de Grosstalk, fenêtre inductive et modèles équivalents de lignes de transmission couplées." Montpellier 2, 2004. http://www.theses.fr/2004MON20112.
Full text
6
Dupuy, Gilles. "Application des cristaux liquides à l'analyse de fonctionnalité et de défaillance des composants électroniques." Bordeaux 1, 1985. http://www.theses.fr/1985BOR10616.
Full textAbstract:
Dans cette etude, la birefringence controlee electriquement des cristaux liquides permet la visualisation des potentiels et du fonctionnement des composants electroniques vlsi, en observation optique. Apres une synthese de la contribution qu'ils ont apportee en tant que methodes d'analyse de fonctionnalite et de defaillance, les cristaux liquides sont presentes et suit un bref rappel de leurs proprietes electro-optiques. Des mesures faites avec un cristal liquide nematique (avec ou sans contre-electrode) debouchent sur l'utilisation de cristaux liquides smectiques. Enfin, un exemple concret de visualisation du fonctionnement d'une memoire dynamique nmos 16k x 1 recouverte d'un cristal liquide nematique (delta epsilon 0) et d'une contre-electrode est donne apres l'etude de sa fonctionnalite
7
Trauchessec, Joe͏̈l. "Contribution à la synthèse topologique de circuits intégrés CMOS." Montpellier 2, 1991. http://www.theses.fr/1991MON20132.
Full textAbstract:
Le travail presente dans ce memoire constitue une contribution a la compilation structurelle de cellules cmos: generation automatique de masques technologiques de structures a partir d'une description electrique. Apres avoir rappele les differentes techniques de conception de circuits integres, cette etude montre l'importance du style d'implantation sur la densite et la vitesse des circuits realises en termes d'elements parasites generes. Il est montre que le choix d'un style regulier permet une estimation et une parametrisation des elements parasites utilisables des l'etape de synthese logique. Enfin, le logiciel developpe est integre dans une chaine de cao industrielle, et permet de traiter des cellules de complexite relativement elevee
8
Virazel, Arnaud. "Test intégré des circuits digitaux : analyse et génération de séquences aléatoires adjacentes." Montpellier 2, 2001. http://www.theses.fr/2001MON20094.
Full text
9
Guiller, Loïs. "Réduction de la consommation durant le test des circuits VLSI." Montpellier 2, 2000. http://www.theses.fr/2000MON20108.
Full textAbstract:
Cette these s'inscrit dans le cadre de la reduction de la consommation de puissance durant le test des circuits vlsi. En effet, il est maintenant bien connu que l'activite de commutations (consommation d'energie et de puissance) d'un circuit integre est beaucoup plus elevee lors du test que lors du fonctionnement normal. L'augmentation de la consommation de puissance affecte la fiabilite des circuits et peut meme, dans certains cas, amener a sa destruction. De plus, l'augmentation de la consommation d'energie dans le cadre du test integre reduit l'autonomie des appareils portables. Par consequent, l'objectif general est de reduire cette consommation tout en preservant la qualite du test (longueur de test et couverture de fautes). Pour cela, nous proposons un ensemble de solutions efficaces basees soit sur la modification du circuit soit sur la modification du generateur de vecteurs de test, probleme. A noter que ces solutions concernent principalement le test integre ou bist (built-in self test).
10
Kenmei, Nganguem II Louis Bertrand. "Mise en oeuvre d'une méthode d'éléments finis à éléments d'arêtes en deux et trois dimensions : applications aux lignes de topologies complexes pour circuits intégrés monolithiques micro-ondes et aux interconnexions sur circuit silicium." Lille 1, 1999. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1999/50376-1999-215.pdf.
Full textAbstract:
La stratégie de miniaturisation des fonctions de l'électronique microondes s'articule sur une approche multiniveaux donc en trois dimensions (3D) des problèmes. Une version 3D de ces circuits intégrés met en oeuvre une technologie très innovante car s'appuyant sur la confection de métallisations en forme de « U » plus hautes que larges (10 par 3 µm). De ce fait, le volume occupé par ces métallisations n'est plus négligeable comparé à celui dédié aux couches diélectriques de polyimide (10µm) ou de silice. Dans ce contexte, outre la forme compliquée des métallisations, les caractéristiques des matériaux doivent être prises en compte. Le logiciel de simulation électromagnétique que nous avons créé, pour répondre à ces besoins, repose sur les éléments finis (EF) à éléments d'arêtes (EFEA) en 2D et 3D. Nous présentons sommairement les différentes formulations EF utilisées en électromagnétisme puis nous détaillons la construction des EFEA en 2D. Afin de valider notre code calcul 2D, une comparaison avec des relevés expérimentaux de constantes de phase, d'atténuation et d'impédances caractéristiques est effectuée pour des lignes microrubans, coplanaires et à membranes diélectriques de dimensions microniques. Des valeurs fournies par HFSS interviennent également dans cette validation. Nous appliquons les EFEA à l'étude d'une ligne ultracompacte puis coplanaire à ruban central en forme de « T », puis à ruban central suspendu. Pour toutes ces études, la conductivité des métallisations est prise en considération ainsi, bien évidemment, que la forme complexe des rubans puisque nous maillons aussi l'intérieur des métallisations. Le dernier volet repose sur une étude des interconnexions sur circuit silicium et leurs modélisations. Ce travail trouve son aboutissement dans la mise en oeuvre des EFEA en 3D. Un exemple de discontinuité (3D) en ligne microruban est proposé et comparé avec des travaux existants. Enfin, une conclusion reprend les points essentiels de ces travaux.
11
Cathébras, Guy. "Contribution à la compilation structurelle des circuits intégrés cmos." Montpellier 2, 1990. http://www.theses.fr/1990MON20034.
Full textAbstract:
Integre dans un programme plus vaste de generateur de cellules non regulieres (print), le travail presente est la realisation d'un module de compilation structurelle permettant, a partir d'une description symbolique du placement des structures elementaires (transistors, connexions, contacts), d'engendrer les masques necessaires a la realisation technologique de blocs fonctionnels. Cette generation automatique, permettant de s'affranchir de la technologie et de possibilites d'erreur de conception, constitue une etape fondamentale de la compilation structurelle des circuits integres cmos. L'outil decrit dans ce travail est valide sur un certain nombre d'exemples
12
Ihs, Hassan. "Test intégré autonome des circuits analogiques et mixtes." Montpellier 2, 1997. http://www.theses.fr/1997MON20213.
Full textAbstract:
Cette these propose des techniques de test integre en domaine statique (dc) des circuits analogiques et mixtes analogique-numerique. Le premier chapitre presente une vue globale des problemes lies au test des circuits mixtes. Ensuite, une revue de l'etat de l'art en matiere de test integre de ces circuits est presentee. Le deuxieme chapitre traite de la testabilite en courant et en tension des cellules analogiques elementaires. Une etude sur la testabilite en courant de cellules de type amplificateur operationnel nous a conduit a degager une technique generale de test pour ce type de cellules. Cette technique consiste a saturer la cellule sous test (par le controle de ces tensions d'entrees) et a observer le nud de tension interne correspondant a la sortie de son etage differentiel. Des taux de couverture de fautes proches de 100% sont alors obtenues. Ensuite, nous avons mis au point un capteur de tension original permettant l'analyse complete de la signature issue du nud sous test. Ce capteur offre la possibilite de realisation de l'analyse de signature a tres faible cout en surface de silicium ajoutee. Le troisieme chapitre est consacre au test integre des circuits a capacite commutees. Apres un bref rappel de la technique des capacites commutees, deux techniques de test de ces circuits tirant profit de leur nature particuliere ont ete proposees. Les deux techniques utilisent la possibilite de reconfiguration des circuits a capacites communautees par des moyens de cvt pour realiser des circuits facilement testables en dc. La premiere permet de mesurer directement in-situ les rapports capacitifs intervenant dans la fonction de transfert d'un circuit a capacite commutees. Les performances de ce circuit sont ensuite evaluees permettant ainsi de s'affranchir du probleme delicat de la modelisation de fautes analogiques. La deuxieme technique offre la possibilite de realiser l'integration complete des ressources de test des circuits a capacites commutees. Deux algorithmes de synthese haut niveau des ressources de testabilite mis en uvre par les deux techniques ont ete proposes. Il a aussi ete montre qu'un dimensionnement adequat des composants de cvt permet de minimiser leur influence sur le fonctionnement normal du circuit pour une large gamme de frequences. Enfin, les validations realisees montrent la viabilite de ces deux techniques.
13
Antri-Bouzar, Riad. "Du cablâge à la micro-programmation : le micro-programme câblé." Toulouse, INPT, 1998. http://www.theses.fr/1998INPT019H.
Full textAbstract:
Dans ce mémoire, nous présentons tout d'abord un panorama de méthodologies existantes dans le domaine de la conception VLSI, puis nous passons à la description de notre méthode de conception (spécification, démarche de la méthodologie) ainsi que les outils de CAO utilisés pour la synthèse. Nous appliquons ensuite la méthode développée pour le traitement d'un exemple réaliste, et nous montrons que partant d'un algorithme en langage de haut niveau, on peut de façon très systématique, aboutir à un éventail de six représentations, allant d'une solution strictement câblée, et aboutissant à une solution constituant une sorte de micro-controleur maison dans lequel le chemin de données est classiquement câblé, mais dans lequel l'enchaînement des opérations est lui aussi câblé dans un circuit de contrôle au lieu d'être réglé par un séquenceur exploitant un micro-programme. Nous terminons par la comparaison des performances en terme de taille et de rapidité pour les différentes solutions du câblage à la micro-programmation.
14
Lemonnier, Pascal. "Étude d'une architecture VLSI pour un algorithme d'estimation de mouvement bloc-récursif." Rennes 1, 1996. http://www.theses.fr/1996REN10061.
Full textAbstract:
Les algorithmes d'estimation de mouvement appartenant a la famille des methodes region-recursives constituent une alternative algorithmique aux techniques classiques par mise en correspondance de blocs, couramment employees dans les schemas de codage avec compensation de mouvement. L'algorithme considere, concu dans le projet temis a l'irisa, consiste en trois etapes: estimation, relaxation deterministe et decoupage en quadtree qui sont realisees de maniere iterative jusqu'a convergence. L'objet de cette these est l'etude d'une architecture specialisee realisant efficacement l'algorithme d'estimation de mouvement bloc-recursif, les regions sont ici des blocs de taille identique. L'etude traite a la fois des aspects algorithmiques, definition et identification des parametres de l'algorithme a implanter, et des aspects architecturaux visant a specifier l'architecture. La conception de cette architecture specialisee, a partir d'un algorithme concu dans un contexte sequentiel, a necessite de suivre une demarche de conception en quatre etapes: analyse, simulation, parallelisation et mise en uvre. L'analyse algorithmique a permis d'identifier le parallelisme intrinseque de l'algorithme et d'en recenser ses parametres. Leur influence, tant sur le plan de la qualite de l'estimation que des contraintes induites sur la mise en uvre, a ete mesuree a l'aide de simulations. Une architecture de base a ete definie a partir du parallelisme intrinseque de l'algorithme. Celle-ci consiste en un reseau lineaire de modules eux-memes constitues d'un reseau lineaire de cellules de calcul (pec) operant au niveau des pixels et d'un processeur (per) pour les calculs de haut-niveau sur l'ensemble du bloc. Les problemes souleves par cette architecture de base tels que l'acces aux donnees ou la gestion des entrees/sorties ont ete resolus a l'aide de mecanismes specifiques reutilisables dans d'autres applications. Enfin, la derniere etape de l'etude a consiste a specifier l'aarchitecture interne de chaque processeur (pec et per) des modules ainsi que leur programmation
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Patard, Olivier. "Etude des reprises d'épitaxie MOVPE pour intégration sur InP de circuits photoniques à guides enterrés." Rennes, INSA, 2012. http://www.theses.fr/2012ISAR0010.
Full textAbstract:
La nécessité de réduction du coût et de taille des équipements des systèmes de communication optique avec des débits croissants poussent à des intégrations des fonctions photoniques de transmetteurs et récepteurs. La technique d’enterrement de guides optiques avec de l’InP semi-isolant (SIBH) permet de simplifier et d’améliorer la technologie d’intégration. Les mécanismes de reprise d’épitaxie MOVPE ont été étudiés afin de comprendre et d’améliorer la planéité d’enterrement du guide. La croissance d’InP semi-isolant dopé Ruthénium comme dopant alternatif au fer est étudiée selon les paramètres de croissance. Une parfaite stabilité thermique du dopage Ru sans interdiffusion avec le Zn est démontrée et des résistivités supérieures à 108 Ω. Cm sont obtenues. Ces bons résultats matériau ont conduit à son intégration dans un modulateur amplifié en réflexion qui a montré des performances élevées atteignant un débit de 40 Gbit/s sur une large gamme spectrale et des températures jusqu’à 80°CThe need for reduction of the cost and the size of the equipments for optical telecommunication systems while increasing data rates has lead to the integration of the photonic functions located in a transceiver or a receiver. The buried waveguide ridge structure with semi-insulating InP (SIBH) can simplify and improve the planarization of the buried waveguide. The InP growth doped with Ruthenium as an alternative dopant of iron is studied depending on the growth parameters. A perfect stability of the dopant without any interdiffusion with zinc is shown and resistivities higher than 108 Ω. Cm are obtained. These good results of the material lead to its integration in a reflective amplified modulator which showed high performances reaching bitrates of 40Gb/s over a large spectral range and temperature going to 85°C
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Léger, Crémoux Séverine. "Evaluation et optimisation de chemins combinatoires de circuits VLSI." Montpellier 2, 1998. http://www.theses.fr/1998MON20129.
Full textAbstract:
Dans cette these nous avons developpe une nouvelle technique incrementale de classification de chemins pour traiter du probleme de la selection et de l'optimisation de chemins. Cette technique permet l'enumeration du chemin de plus long (court) delai par ordre decroissant (croissant). Elle travaille sur un nombre limite de chemins, ce nombre est precise par l'utilisateur, ce qui facilite l'application de differents criteres de sensibilisation et d'optimisation. Le critere de sensibilisation permet de distinguer un vrai chemin d'un faux. Les conditions de la sensibilisation statique sont obtenues en cherchant le vecteur d'entree capable d'activer le chemin correspondant. Le chemin critique est le chemin le plus long sensibilisable du circuit, sur lequel nous appliquons differents criteres d'optimisation. Pour cela, nous utilisons un algorithme de redimensionnement pour satisfaire les contraintes de delai (puissance). Cet algorithme redimensionne les portes appartenant au chemin classe a l'aide de la technique incrementale. Le critere de selection pour le redimensionnement est defini grace au facteur de charge, evalue pour chaque porte et valide comme etant une metrique robuste. Ce parametre associe aux valeurs de capacite de charge active, de diffusion et de routage, permet d'estimer les rapports de charge d'une porte. Les resultats obtenus ont permis de definir des profils de distribution du delai facilitant la gestion du compromis de l'optimisation vitesse-puissance. Les phases d'evaluation et d'optimisation sont implementees dans l'outil pops (performance optimization by path selection). La validation est faite par comparaison aux outils industriels de la famille epic et a la reference hspice.
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Diguet, Jean-Philippe. "Estimation de complexité et transformations d'algorithmes de traitement du signal pour la conception de circuits VLSI." Rennes 1, 1996. http://www.theses.fr/1996REN10118.
Full textAbstract:
Le cadre de la these est celui de la synthese d'architectures, ce dernier regroupe l'ensemble des techniques mises en uvre pour concevoir de maniere automatique et optimisee des circuits realisant des applications decrites simplement de maniere comportementale. Dans ce domaine est aborde specifiquement le probleme de l'estimation a priori du cout d'une architecture, sous contrainte de temps d'iteration. Deux methodes nouvelles sont presentees, chacune repondant a un objectif different. La premiere est une estimation probabiliste et dynamique, elle fournit au concepteur des metriques lui permettant de juger de la complexite materielle et de la repartition des ressources dans le temps. Son but est de caracteriser les choix de specifications effectues, de maniere a favoriser par la suite le recours a d'eventuelles transformations de types algorithmique, fonctionnel et structurel. Il s'agit d'une etude faisant appel a une notion recente et peu etudiee, celle du guidage dans l'espace des transformations pour l'optimisation de l'adequation algorithme architecture. La seconde technique proposee est consacree a l'estimation precise des ressources materielles requises par l'algorithem traite, pour respecter la contrainte de temps. Elle s'adresse a l'utilisateur et a l'outil de cao. Son originalite provient du calcul dual des besoins en unites fonctionnelles et du pipeline associe, a travers une etude fine des causes de sous et sur-estimation. De cette estimation, ressort egalement une connaissance precise de la mobilite exacte des operations du graphe flot de donnees sans a priori sur l'ordonnancement. Les deux types d'estimations sont integrees dans l'outil de synthese d'architecture gaut
18
Kerouedan, Sylvie. "Conception et réalisation de circuits VLSI-CLF pour le traitement de l'information optique." Brest, 1998. http://www.theses.fr/1998BRES2012.
Full textAbstract:
Le contexte de cette these est l'etude de circuits integres optoelectroniques sur substrat silicium interfacant entrees optiques (photodiodes) et sorties optiques (cristal liquide ferroelectrique). Pour valider les relations entre les composants optiques et les fonctions electroniques integrees, deux circuits ont ete realises. La premiere realisation, un aiguilleur optique a adressage integre met en evidence la relation circuit integre et clf, en particulier elle montre les difficultes technologiques du depot de clf sur ci. Cette application de routage electronique entre fibres optiques monomodes permet d'envisager l'integration sur un meme support, le silicium, de la fonction d'adressage et des miroirs optiques. Ces miroirs assurent la creation de chemins optiquement transparents et reconfigurables entre 2 fibres quelconques. La deuxieme realisation, une retine de detection de contours permet d'illustrer les problemes d'interconnexions dans les systemes a base de pixels fortement interconnectes. Elle montre egalement que le choix de l'algorithme s'avere tres important : sa complexite entrainera un rapport surface photosensible par pixel/surface totale du pixel plus ou moins convenable dans des applications de traitements d'images. A la suite de ces realisations, nous cherchons a donner quelques pistes de reflexion pour repondre a quelques questions sur les traitements optoelectroniques complexes : comment peut-on les implanter sur silicium ? quand est-il preferable d'effectuer des operations optiques plutot que des operations electroniques ? quels sont les avantages des systemes d'interconnexions optiques ?
19
Baumann, Christophe. "Etude expérimentale de l'électrohydrodynamique des cristaux liquides : applications à la visualisation du fonctionnement des circuits intégrés complexes." Bordeaux 1, 1986. http://www.theses.fr/1986BOR10602.
Full textAbstract:
Dans une premiere partie, nous nous interessons aux effets pretransitionnels en phase isotrope a l'approche d'une phase mesomorphe et a la validite des theories hydrodynamiques dans les smectiques a ; cela a necessite l'informatisation de la technique des electrodes interdigitales. Nous proposons dans la deuxieme partie de visualiser le fonctionnement des circuits integres complexes a l'aide des cristaux liquides nematiques et smectiques c ferro-electriques
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Chevalier, Cyril. "Contribution au test intégré : générateurs de vecteurs de test mixtes déterministes et pseudo-aléatoires." Montpellier 2, 1994. http://www.theses.fr/1994MON20141.
Full textAbstract:
Le test integre est une technique de conception en vue du test qui est developpee afin de faciliter le test des circuits a tres haute echelle d'integration. L'idee principale du test integre est d'inclure dans le circuit a tester des circuits additionnels qui lui permettront de generer ses popres vecteurs de test et d'analyser ses reponses. L'objet de cette these est l'etude theorique et la realisation de structures de generation de vecteurs de test predetermines. Une architecture de generateur de vecteurs deterministes et pseudo-aleatoires resultant de transformations lineaires simples a ete proposee. Les diverses realisations experimentales demontrent la possibilite de traitement de sequences de test deterministes qui etaient jusqu'alors pratiquement irrealisables en test integre. En outre, la conjonction des deux modes de test permet d'effectuer du test integre avec une sequence de test courte et une couverture de fautes elevee. Le cout de la surface additionnelle reste modere grace a l'utilisation de vecteurs pseudo-aleatoires pour le test de la majeure partie des fautes. L'absence de restriction sur l'ordre des vecteurs permet d'envisager l'utilisation de cette architecture de generateurs sur des circuits sequentiels, ainsi que pour de nouvelles technologies ou le modele de fautes de collage ne convient pas
21
Gourram, Saïd. "Réseau multi-niveaux : nouvel outil de modélisation des ordinateurs : Définition et implémentation." Lille 1, 1985. http://www.theses.fr/1985LIL10071.
Full textAbstract:
Ce travail présente à la fois un outil de modélisation (RÉseau Multi-Niveaux : REMUN) et un langage de description (LIDO : Langage Interprété de Description des Ordinateurs). Une 1ère partie concerne la définition de REMUN dont le tout est de permettre la modélisation d'un système logique à tous les niveaux de description. La seconde partie présente l'application de cet outil au niveau transfert de registre, un langage de description de systèmes logiques, LIDO, a été défini.
22
Chehade, Fahed. "Etude et modélisation de l'injection de porteurs énergétiques dans l'isolant des structures MIS." Ecully, Ecole centrale de Lyon, 1988. http://www.theses.fr/1988ECDL0006.
Full textAbstract:
Identification des parametres regissant le phenomene d'injection des porteurs energetiques dans l'isolant des structures mis avec leur determination experimentale. On montre la validite du modele du porteur chanceux (cas d'un champ unidimensionnel) et on l'etend pour tenir compte des porteurs traversant l'isolant par effet fowler-nordheim
23
Lubowiecki, Véronique. "Développement d'une filière technologique CMOS à grille tungstène." Lyon, INSA, 1988. http://www.theses.fr/1988ISAL0035.
Full textAbstract:
La miniaturisation extrême des circuits intégrés ULSI donne une importance primordiale au développement de matériaux de grille à faible résistivité. Bien qu'il satisfasse aux exigences du procédé de fabrication CMOS, le silicium polycristallin fortement dopé, de par sa faible conductivité, devient un handicap pour la rapidité des circuits. Depuis quelques années, les siliciures de métaux réfractaires sont utilisés industriellement. Mais, la taille des grilles des transistors continuant à diminuer, on s'oriente déjà vers des matériaux encore moins résistifs : les métaux réfractaires. Nous avons étudié l'intégration d'un nouveau matériau de grille : le tungstène déposé par LPCVD. Les problèmes liés à cette intégration dans le procédé de fabrication CMOS : le dépôt du matériau, son pouvoir d'arrêt face aux implantations ioniques, sa gravure, sa stabilité thermique, et l'ajustement des tensions de seuil des dispositifs, sont exposés. Des solutions sont proposées. Enfin, nous présentons les principales caractéristiques physiques et électriques des dispositifs à grille tungstène élaborés
24
Assous, Myriam. "Caractérisation de transistors bipolaires à hétérojonctions Si/SiGe intégrés : corrélation à la technologie et éléments de modélisation." Lyon, INSA, 1999. http://www.theses.fr/1999ISAL0018.
Full textAbstract:
Ce travail de thèse concerne la caractérisation de transistors 1 bipolaires à hétérojonctions Si/SiGe (TBH SiGe). Mon rôle a été d'étudier certaines spécificités du comportement électrique du TBH SiGe liées à la présence d'une base épitaxiée, et de mettre ainsi en évidence ce qui apparaissait comme atypique dans le fonctionnement de ce dispositif par rapport au transistor bipolaire silicium actuel. Dans ce contexte, nous avons porté une attention particulière à l'étude du courant de fuite de la jonction base-collecteur et à l'étude de la recombinaison en base neutre. Nous nous sommes attachés à corréler nos mesures électriques à la technologie. Nous avons ainsi contribué a l'amélioration du nettoyage avant l'épitaxie et de la qualité cristalline du matériau SiGe. Nos analyses électriques de la recombinaison en base neutre nous : ont permis de mettre au point une méthode d'extraction de la durée de vie apparente des électrons dans la base neutre. Cette méthode apporte les 1 éléments de base pour formuler une modélisation du courant de recombinaison en base neutre qui peut être intégrée dans un modèle compact de TBH (utilisable pour la simulation de circuits). Enfin, nous avons fourni les grandeurs électriques de TBH SiGe pour évaluer par la simulation de circuits le gain en performances apporté par ce dispositif pour des applications radiofréquencesMy thesis is concerned with is Si/ SiGe hetero-junction bipolar transistors (SiGe HBT) behavior, related to the SiGe base epitaxy. These specific phenomena leading to non standard operation compared to Si BJTs are underscored. We focused on the study of base-collector junction leakage current and of neutral base recombination. Correlation of electrical results to the fabrication process contributed to the improvement of pre-epitaxial surface preparation and of strained SiGe layer quality. From the electrical characterization of neutral base recombination, we deduced a method for extracting the apparent electron lifetime in the base. The basic equations needed to include neutral base recombination in compact models of the SiGe HBT (suitable for circuit simulation) were established. •finally, based on our measurements it was demonstrated that improved performance could be obtained at circuit level although the HBTs used in this study had their performance limited by integration constraints
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Angui, Ettiboua. "Conception d'un circuit intégré VLSI turbo-décodeur." Brest, 1994. http://www.theses.fr/1994BRES2005.
Full textAbstract:
Cette these est consacree a la realisation materielle d'un turbo codeur/decodeur sous la forme d'un circuit integre vlsi monolithique de type modulaire. Les turbo-codes forment une nouvelle classe de codes correcteurs d'erreurs construite a partir d'une concatenation parallele de deux codes systematiques recursifs (code sr) separes par un entrelaceur. Le decodage des turbo-codes s'effectue selon un processus iteratif qui necessite la mise en cascade de modules identiques, et a permis d'atteindre des performances superieures a celles de tout autre code connu. L'algorithme de viterbi a ete choisi comme fonction de decodage avec des contributions nouvelles concernant notamment: la dynamique des metriques qui peut etre reduite de moitie, la croissance parfaitement maitrisee de ces metriques, la remontee du chemin de l'architecture a vraisemblance maximale par anticipation et, la modification de l'architecture du decodeur de viterbi en vue de fournir des decisions ponderees a sa sortie. Un circuit vlsi contenant un module de decodage cascadable pour un code concatene de longueur de contrainte 5 et de rendement 1/2 a ete concu. Il permet d'obtenir un teb de 10##6 avec 4 modules, a un rapport signal a bruit eb/no de 2 db. Les performances simulees et la souplesse d'emploi due a sa conception modulaire permettent a ce turbo-decodeur d'avoir l'ambition d'etre une norme internationale standard en matiere de codage-decodage dans les futurs projets de television numerique par satellite
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Dure, Daniel. "Simulation multi-mode de circuits VLSI." Paris 11, 1989. http://www.theses.fr/1989PA112025.
Full textAbstract:
Alors que la conception des circuits intégrés de haute densité a été grandement facilité par toute une nouvelle génération d'outils d'aide à la synthèse, la simulation demeure un goulot d'étranglement pour ce processus. Nous revoyons ici un ensemble d'améliorations possibles des techniques de simulation récentes. Nous plaidons également en faveur d'une meilleure intégration de la simulation dans le système de conception. Un certain nombre de méthodes sont envisagées à cette fin. Plus précisément, une étude systématique des divers usages de la simulation met en valeur les problèmes susceptibles d'être rencontrés durant la simulation mais également durant les échanges de données entre applications. Cela conduit à une nouvelle organisation du système de conception, aidée par un protocole de communication piloté par des évènements clairement identifiés. Le noyau d'un simulateur à évènements discrets est détaillé, ainsi qu'un modèle général pour la simulation logique, qui permet une vitesse de simulation de 50000 évènements par seconde et par MIPS, sur machine séquentielle. Cette échelle de performance a été rendue possible par l'usage de nouvelles structures de données et par la curyfication des fonctions d'évaluation des modèles de composants. Notre méthode fait également appel à un modèle continue de la charge d'une capacité, permettant une meilleure prise en compte des parasites que les modèles "une passe" classiques. D'autres méthodes taillées pour la simulation de composants de plus bas et de plus hauts niveaux sont aussi présentées. Les problèmes pratiques rencontrés durant le développement des simulateurs multi-mode sont évoqués et pris en compte par une méthodologie orientée objet, basée sur un nouvel environnement de programmation et de simulationWhereas design of VLSI circuits has been sped up by a new crop of synthetisis tools, simulation still constitutes a bottleneck in this process. In this paper, we review existing simulation methods and some improvements of our own. We also advocate for better integration of simulation within the design system, and we present new techniques to this end. To be more precise, a systematic study of simulation usages highlights potential problems during simulation and data exchange. This leads to a new organization of the design system, supported by an event driven communication protocol. The kernel of an event driven simulator is detailed, along with a general purpose model for logic simulation, which enables simulation speed of 50000 events per second per MIPS, on sequential computers. This level of performance has been reached through the usage of new simulatable data structures and currying of device evaluation functions. This method also uses a continuous charge delay model, which handles spikes more accurately than classical one pass delay models. Other methods tailored for the simulation of higher and lower level devices are also presented, and practical problems encountered during development of multi-mode simulators are listed and addressed through an object oriented methodology supported by a new simulation and software environment
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Ferrigno, Julie. "Caractérisation de circuits intégrés par émission de lumière statique et dynamique." Thesis, Bordeaux 1, 2008. http://www.theses.fr/2008BOR13719/document.
Full textAbstract:
Les circuits VLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) occupent une grande place dans le monde des semi-conducteurs. Leur complexi?cation croissante est due à la demande de plus en plus fortes des grands domaines d’application, de la micro-informatique au spatial. Cependant, la complexité engendre de nombreux défauts que l’on doit prévoir ou détecter et analyser de manière à ne pas les voir se multiplier. De nombreuses techniques d’analyse de défaillance ont été développées et sont toujours largement utilisées dans les laboratoires. Cependant, nous nous sommes attachés à intégrer une nouvelle approche au processus de défaillance : la simulation de fautes dans les circuits VLSI et ULSI de technologie CMOS. Ce type d’approche permet d’aborder une analyse plus rapidement plus facilement, mais joue également un rôle prédictif de défaut dans les structures de transistors MOSVLSI (”Very Large Scale Integration”) et ULSI (”Ultra Large Scale Integration”) take the most important place in semi-conductor domain. Their complexi?cation is growing and is due to the bigger and bigger request from the manufacturers such as automotive domain or space application. However, this complexicity generates a lot of defects inside the components. We need to predict or to detect and analyze these defects in order to stop these phenomena. Lot of failure analyzis techniques were developped inside the laboratories and are still used. Nevertheless, we developped a new approach for failure analysis process : the faults simulation for CMOS integrated circuits. This particular kind of approach allows us to reach the analysis in more e?ective and easier way than usual. But the simulations play a predictive role for structures of MOS transistors
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Flottes, Marie-Lise. "Contribution au test déterministe des circuits cmos : équivalences de pannes." Montpellier 2, 1990. http://www.theses.fr/1990MON20060.
Full textAbstract:
Cette these traite des relations de test dans les circuits cmos. Ce type de relation permet de reduire par equivalence ou dominance des ensembles de pannes. Une etude bibliographique presente l'utilisation de ces relations sur des ensembles de pannes de collage affectant des circuits modelises au niveau porte. L'inefficacite de ces modeles classiques pour representer correctement certaines particularites de la technologie cmos (portes de transmission, effets sequentiels ou analogiques de certains types de pannes) et l'inflation du nombre de modeles et de sites de fautes qui en decoule nous ont amene a reconsiderer le probleme pour des circuits representes au niveau interrupteur. Apres une presentation des differents modeles que nous avons choisi d'utiliser, nous proposons une base theorique permettant d'analyser les relations de test liant des pannes de collage, stuck-off, stuck-on, coupure et court-circuit. Plusieurs relations sont alors demontrees. Cette etude est conclue par la definition d'un ensemble de points de controle dans les reseaux de transistors puis dans les circuits ou plusieurs niveaux de modelisation peuvent etre utilises simultanement. Enfin, une application est proposee sous la forme d'un generateur de listes de pannes minimisees. La presentation de ce logiciel dans le contexte d'un systeme complet de generation d'ensemble de test permet d'en illustrer l'utilisation
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Hadji, Mohamed. "Contributions à l'étude d'un processeur s'intégrant dans un réseau systolique linéaire dédié à la comparaison des séquences biologiques." Rennes 1, 1995. http://www.theses.fr/1995REN10044.
Full text
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Hornik, Armand. "Contribution à la définition et à la mise en oeuvre de NAUTILE." Grenoble INPG, 1989. http://tel.archives-ouvertes.fr/tel-00333065.
Full textAbstract:
Cette thèse constitue une contribution à l'élaboration d'un nouveau système de conception de circuits intégrés, nautile. Elle comporte une étude des différents systèmes existants et a partir de leur synthèse établit la définition d'un nouveau système. Celui-ci doit réaliser un environnement complet de conception de circuits v. L. S. I. Permettant d'être facilement interfaçables avec différents systèmes déjà existants, d'être indépendant de la technologie et de gérer différentes représentations (dessin des masques, schéma électrique, schéma logique) d'un même circuit en assurant la cohérence entre elles. Enfin cette thèse donne une description du prototype réalisé du système nautile, consistant en une structure de donnée orientée objet, en les primitives de gestion de la structure, ainsi qu'en un certain nombre d'outils (routeurs, générateurs divers) ayant ete mis en œuvre
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Belgnaoui, Ibrahim. "Contribution au développement d'une méthode de conception optimisée d'opérateurs logiques VLSI : application à la technologie STL." Bordeaux 1, 1990. http://www.theses.fr/1990BOR10535.
Full textAbstract:
Apres avoir presente l'evolution des technologies d'integration mises en Œuvre dans les familles logiques bipolaires vlsi, l'auteur definit les caracteristiques essentielles des operateurs: excursion logique, marge de bruit, facteur de merite. A partir d'une etude theorique et des expressions analytiques de ces caracteristiques, dans le cas de la logique stl, on propose un logiciel d'optimisation qui permet de definir les dimensions des composants elementaires et la topologie de l'operateur pour une technologie et un environnement logique donne
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Akrout, Nabil. "Contribution à la compression d'images par quantification vectorielle : algorithmes et circuit intégré spécifique." Lyon, INSA, 1995. http://www.theses.fr/1995ISAL0017.
Full textAbstract:
La première partie du mémoire déc rit le développement d'algorithmes ong1naux très rapides de génération des catalogues nécessaires à la quantification vectorielle. Une compara1son de nos algorithmes avec les algorithmes classiques est également réalisée. Ensuite, nous proposons une méthode de quantification vectorielle hiérarchique adaptée à l'analyse de l'image en sous-bandes. Après décomposition pyramidale de l'image en image sous-bandes, on procède à la quantification vectorielle directionnelle des sous-bandes avec des mots codes de forme et de taille adaptées à la résolution et à la direction des détails. La deuxième partie de ce mémoire définit une architecture originale de circuit CMOS à grande échelle d'intégration pour la quantification vectorielle. Le débit d'entrée maximal a été fixé à 15 M pixels/seconde, afin de s'intégrer dans la lignée des circuits existants tout en restant dans un domaine de faisabilité acceptable. Seul un parallélisme massif peut satisfaire la contrainte de vitesse. Cependant, pour limiter la surface de silicium, nous avons proposé un traitement original avec une architecture "bit-série" pipeline et un fort parallélisme au niveau du calcul des distances. Architecture de ce circuit a été brevetée (brevet d'invention n° 9402482)Recently, Vector Quantization (VQ) has received considerable attention and become an effective tool for image compression. It provides High compression ratio and simple decoding process. However, studies on practical implementation of VQ have revealed some major difficulties such as edge integrity and code book design efficiency. After doing the state-of-the-art in the field of Vector Quantization, we focus on: - Iterative and non-iterative code book generation algorithms. The main idea of non-iterative algorithms consists of creating progressively the code words, during only one scanning of the training set. At the beginning, the code book is initialized by the first vector found in the training set, then each input vector is mapped into the nearest neighbor codeword, which minimizes the distortion error. This error is then compared with per-defined thresholds. The performance of iterative and non-iterative code book generation algorithms are compared: the code books generated by non-iterative algorithms require less than 2 percent of the time required by iterative algorithms. - To propose a new procedure for image compression as an improvement on vector quantization of sub-bands. Codewords having vertical and horizontal shape will be used to vector quantize the high-frequency sub-images, obtained from a multiresolution analysis scheme. The codewords shapes take into account the orientation and resolution of each subband details in order to -preserve edges at low bit rates. Their sizes are defined according to the correlation distances in each subband for the horizontal and vertical directions. - The intensive computational demands of vector quantization (V. Q. ) for important applications in speech and image compression have motivated the need for dedicated processors with very high throughput capabilities. Bit-serial systolic architectures offer one of the most promising approaches for fulfilling the demanding V. Q. Speed requirements in many applications. We propose a novel family of architectural techniques which offer efficient computation of Manhattan distance measures for nearest neighbor code book searching. Manhattan distance requires much less computation and VLSI chip area, because there is no multiplier. Compared to Euclidean distance. This gave rise to the idea of implementing Manhattan distance directly in hardware for real-time image coding. Very high V. Q. Throughput can be achieved by a massive parallelism. Therefore, it requires an important VLSI chip area. To avoid this difficulty, we carry out a "bit-serial" pipelined processing for nearest neighbor code book searching. This architecture is more suitable for real-time coding. Several alternative configurations allow reasonable tradeoffs between speed and VLSI chip area required
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Vanier, Eric. "Caractérisation et optimisation temporelles des interconnexions dans les circuits sub-microniques CMOS." Montpellier 2, 1998. http://www.theses.fr/1998MON20126.
Full textAbstract:
Les progres realises au niveau technologiques permettent aujourd'hui de concevoir des circuits de plus en plus complexes. Cependant, l'augmentation de la complexite des circuits a entraine une augmentation relative du nombre et de la longueur des interconnexions. Le retard introduit par les interconnexions produit une limitation importante des performances des circuits integres. Il est donc important de le caracteriser avec precision. Ce memoire presente les resultats du developpement et de la validation des expressions analytiques modelisant le retard dans les interconnexions. Ces formulations temporelles tiennent compte des differents parametres intervenant sur une ligne d'interconnexion et des caracteristiques des portes logiques de commande et de charge. Des validations par simulation spice sont presentees, ainsi que des resultats de mesure sur circuit reel. A partir de ces formulations, des regles d'implantation ont ete determinee afin de minimiser l'influence des lignes sur les performances des structures.
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Ammari, Abdelaziz. "Analyse de sûreté des circuits complexes décrits en langage de haut niveau." Grenoble INPG, 2006. https://tel.archives-ouvertes.fr/tel-00101622.
Full textAbstract:
La probabilité des fautes transitoires augmente avec l'évolution des technologies. Plusieurs approches ont été proposées pour analyser très tôt l'impact de ces fautes sur un circuit numérique. Il est notamment possible d'utiliser une approche fondée sur l'injection de fautes dans une description VHDL au niveau RTL. Dans cette thèse, nous apportons plusieurs contributions à ce type d'analyse. Un premier aspect considéré est la prise en compte de l'environnement du circuit numérique lors des campagnes d'injection. Ainsi, une approche basée sur une analyse de sûreté de fonctionnement multi-niveaux a été développée et appliquée sur un exemple. Les injections sont réalisées dans le circuit numérique décrit au niveau RTL alors que le reste du système est décrit à un niveau d'abstraction plus élevé. L'analyse des résultats montre que certaines défaillances apparaissant au niveau du circuit n'ont en fait aucun impact sur le système. Nous présentons ensuite les avantages de la combinaison de deux types d'analyses : la classification des fautes en fonction de leurs effets, et l'analyse plus détaillée des configurations d'erreurs activées dans le circuit. Une campagne d'injection de fautes de type SEU a été réalisée sur un microcontrôleur 8051 décrit au niveau RTL. Les résultats montrent que la combinaison des analyses permet au concepteur de localiser les points critiques, facilitant l'étape de durcissement. Ils montrent également que, dans le cas d'un processeur à usage général, les configurations d'erreurs peuvent être dépendantes du programme exécuté. Cette étude a également permis de montrer que l'injection d'un très faible pourcentage des fautes possibles permet déjà d'obtenir des informations utiles pour le concepteur. La même méthodologie a été utilisée pour valider la robustesse obtenue avec un durcissement au niveau logiciel. Les résultats montrent que certaines fautes ne sont pas détectées par les mécanismes implémentés bien que ceux-ci aient été préalablement validés par des injections de fautes basées sur un simulateur de jeu d'instructions. Le dernier aspect de cette thèse concerne l'injection de fautes dans des blocs analogiques. En fait très peu de travaux traitent du sujet. Nous proposons donc un flot global d'analyse pour circuits numériques, analogiques ou mixtes, décrits au niveau comportemental. La possibilité d'injecter des fautes dans des blocs analogiques est discutée. Les résultats obtenus sur une PLL, choisie comme cas d'étude, sont analysés et montrent la faisabilité de l'injection de fautes dans des blocs analogiques. Pour valider le flot, des injections de fautes sont également réalisées au niveau transistor et comparées à celles réalisées à haut niveau. Il apparaît une bonne corrélation entre les résultats obtenus aux deux niveauxThe probability of transient faults increases with the evolution of the technologies. Several approaches have been proposed to early analyze the impact of these faults in a digital circuit. It is in particular possible to use an approach based on the injection of faults in a RT-Level VHDL description. In this thesis, we make several contributions to this type of analysis. A first considered aspect is to take into account the digital circuit's environment during the injection campaigns. So, an approach based on multi-level dependability analysis has been developed and applied to an example. The injections are performed in the digital circuit described at the RT-Level while the rest of the system is described at a higher level of abstraction. The results' analysis shows that failures appearing at circuit's level have in fact no impact on the system. We then present the advantages of the combination of two types of analyses : classification of faults with respect to their effects, and a more detailed analysis of error configurations activated in the circuit. An injection campaign of SEU-like faults was performed on a 8051 microcontroller described at RT-Level. The results show that the combination of the two type analyses allows a designer to localize the critical points, facilitating the hardening stage. They also show that, in the case of a general processor, the error configurations can be dependent on the executed program. This study also demonstrates that injecting a very small percentage of the possible faults gives useful information to the designer. The same methodology has been used to validate the robustness obtained with a software hardening. The results show that some faults are not detected by the implemented mechanisms although those were previously validated by fault injections based on an instruction set simulator. The last aspect of this thesis concerns the fault injection in analog blocks. In fact very few works cover this subject. We thus propose a global analysis flow for digital, analog or mixed circuits, described at behavioral level. The possibility to inject faults in analog blocks is discussed. The results obtained on a PLL, chosen as case study, have been analysed and show the feasibility of fault injections in analog blocks. To validate this flow, fault injections were also performed at transistor level and compared to those performed at high level. It appears a good correlation between the results obtained at the two levels
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Baschiera, Daniel. "Modélisation de pannes et méthodes de test de circuits intégrés CMOS." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00320020.
Full textAbstract:
Étude pour des circuits VLSI sur substrat de silicium. Les modèles de pannes développés pour la technologie NMOS ne sont plus adaptes à la vérification des pannes en technologie CMOS. On examine les pannes de type déclenchement parasite, court-circuit, blocage sur et blocage ouvert. Pour chacune de ces pannes un modèle est défini et on détermine les méthodes de vérification correspondantes. Les principaux comportements étudies sont la transformation d'un circuit logique en analogique et la transformation d'un circuit combinatoire en un circuit séquentiel. On démontre un ensemble de lemmes et théorèmes de base pour la vérification des pannes en technologie CMOS. Ces théorèmes étendent à la vérification du blocage ouvert CMOS les résultats formules pour la vérification des collages logiques dans les réseaux. Certains de ces théorèmes impliquent une conception adaptée pour faciliter la vérification. Réduction des séquences de vérification et vérification simultanée.
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Servel, Grégory. "Effets parasites dus aux interconnexions." Montpellier 2, 2001. http://www.theses.fr/2001MON20037.
Full text
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Descamps, Gilles-Eric. "Méthode de distribution hiérarchique d'outils de vérification de circuits intégrés VLSI sur un réseau de stations de travail : application à un vérificateur de règles de dessin." Paris 6, 1996. http://www.theses.fr/1996PA066808.
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Tomas, Jean. "Caractérisation par simulation de la métastabilité des circuits séquentiels : application à des structures VLSI." Bordeaux 1, 1988. http://www.theses.fr/1988BOR10580.
Full textAbstract:
Le travail presente consiste en la realisation d'un logiciel d'aide a la conception de circuits unifieurs, appele remus (recherche des etats metastables dans les circuits unifieurs par simulation), en vue de leur optimisation vis-a-vis de la metastabilite. Ce programme, ecrit en pascal, implante sur micro-vax est bati autour du simulateur electrique spice. Les algorithmes implantes permettent d'obtenir la courbe d'incertitude de l'unifieur avec en temps de calcul reduit. Les resultats de sept circuits temoins sont presentes comparativement
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Karabernou, Si Mahmoud. "Conception et réalisation d'un processeur pour une architecture cellulaire massivement parallèle intégrée." Grenoble INPG, 1993. http://tel.archives-ouvertes.fr/tel-00343216.
Full textAbstract:
Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances
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Courbis, Anne-Lise. "Contribution à l'étude et au développement d'un générateur de séquences de test comportemental." Montpellier 2, 1991. http://www.theses.fr/1991MON20274.
Full textAbstract:
La conception de circuits digitaux a haute echelle d'integration pose le probleme de la generation de sequences de test a partir de descriptions comportementales. Nous presentons, dans ce memoire, une technique de generation automatique de sequences de test par detection de pannes. Cette technique repose d'une part, sur la definition d'un modele comportemental, support d'application du generateur, et d'autre part sur l'enumeration d'hypotheses de pannes comportementales. Une panne unique etant injectee sur un element du modele comportemental, sa detection implique plusieurs etapes: sensibiliser l'element en panne de facon a produire localement un effet de panne, puis propager cet effet jusqu'a une sortie primaire. Ces etapes posent des problemes de definition et e resolution de contraintes, ces contraintes etant positionnees sur des elements du modele pour manifester ou propager localement un effet de panne. Pour chacun des problemes, nous proposons donc un principe de resolution. Nous nous interessons ensuite a la mise en uvre de la technique de generation selon un point de vue pratique. Dans cet objectif, nous utilisons les concepts de construction et de parcours d'arbres de reduction qui ont ete formalises dans le domaine de l'intelligence artificielle. Cette etude ayant conduit au developpement d'un prototype, nous en presenterons son architecture generale
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Gryba, Tadeusz. "Calcul des circuits électroniques VLSI avec optimisation des tolérances." Lille 1, 1985. http://www.theses.fr/1985LIL10081.
Full textAbstract:
Étude d'une modélisation et d'une simulation d'un procédé de fabrication et d'un comportement électrique des circuits intégrés. Le critère fiabilité-économique minimise le coût de production avec une fiabilité supérieure à une valeur de satisfaction. Les valeurs optimales des paramètres des circuits à très haute intégration sont obtenues par une décomposition en sous-problèmes basée sur un partitionnement du circuit en sous-circuits à partir du graphe de corrélation et du graphe électrique. La méthode de programmation stochastique permet de calculer les valeurs nominales et les tolérances optimales des paramètres du sous-circuit. Les paramètres optimaux du circuit VLSI sont calculés à partir de l'optimisation des sous circuits successifs.
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Deyine, Amjad. "Contribution au développement de techniques de stimulation laser dynamique pour la localisation de défauts dans les circuits VLSI." Thesis, Bordeaux 1, 2011. http://www.theses.fr/2011BOR14252/document.
Full textAbstract:
L’objectif principal du projet est d’étudier les techniques d’analyses de défaillances des circuits intégrés VLSI basées sur l’emploi de laser. Les études ont été effectuées sur l’équipement à balayage laser MERIDIAN (DCGSystems) et le testeur Diamond D10 (Credence) disponible au CNES. Les travaux de thèse concernent l’amélioration des techniques dynamiques dites DLS comme « Dynamic Laser Stimulation ». Les techniques DLS consistent à perturber le fonctionnement d’un circuit intégré défaillant par effet photoélectrique ou effet photothermique, en fonctionnement dynamique, à l’aide d’un faisceau laser continu balayant la surface du circuit. Un faisceau laser modulé avec des impulsions supérieures à la nanoseconde et de façon synchrone avec le test électrique à l’aide d’un signal TTL peut être également avantageusement utilisé pour localiser des défauts non accessibles par des techniques purement statiques (OBIRCh, OBIC etc.). L’analyse de la réponse des paramètres électriques à la perturbation laser conduit à une identification de l’origine de la défaillance dynamique. L’optimisation des techniques DLS actuelles permet d’augmenter le taux de succès des analyses de défaillance et d’apporter des informations difficilement accessibles jusqu’alors, qui permettent la détermination de la cause racine de la défaillance.Dans un premier temps, le travail réalisé a consisté en l’amélioration du processus d’analyse des techniques DLS par l’intégration étroite avec le test de façon à observer tout paramètre électrique significatif lors du test DLS. Ainsi, les techniques de « Pass-Fail Mapping » ou encore les techniques paramétriques de localisation de défauts ont été implémentées sur le banc de test constitué du Meridian et du D10. La synchronisation du déroulement du test opéré par le testeur avec le balayage laser a permis par la suite d’établir des méthodologies visant à rajouter une information temporelle aux informations spatiales. En effet, en utilisant un laser modulé nous avons montré que nous étions capable d’identifier avec précision quels sont les vecteurs impliqués dans le comportement défaillant en modulant l’éclairement du faisceau laser en fonction de la partie de la séquence de test déroulée. Ainsi nous somme capable de corréler la fonction défaillante et les structures du CI impliquées. Cette technique utilisant le laser modulé est appelée F-DLS pour « Full Dynamic Laser Stimulation ». A l’inverse, nous pouvons connaitre la séquence de test qui pose problème, et par contre ne pas connaitre les structures du CI impliquées. Dans l’optique de rajouter cette l’information, il a été développé une technique de mesure de courant dynamique. Cette technique s’est avérée efficace pour obtenir des informations sur le comportement interne du CI. A titre d’exemple, prenons le cas des composants « latchés » où les signaux sont resynchronisés avant la sortie du composant. Il est difficile, même avec les techniques DLS actuelles, d’avoir des informations sur une dérive temporelle des signaux. Cependant l’activité interne du composant peut être caractérisée en suivant sur un oscilloscope l’évolution du courant lorsque le circuit est actif, sous la stimulation laser. L’information sur la dérive temporelle peut être extraite par observation de cette activité interne.Enfin, ces techniques de stimulation laser dynamique, ont également prouvé leur efficacité pour l’étude de la fiabilité des CI. La capacité de ces techniques à détecter en avance d’infimes variations des valeurs des paramètres opérationnels permet de mettre en évidence l’évolution des marges de ces paramètres lors d’un processus de vieillissement accéléré. L’étude de l’évolution de la robustesse des CI face aux perturbations externes est un atout majeur qu’apportent les techniques DLS à la fiabilité.Les méthodologies développées dans cette thèse, sont intégrées dans les processus d’analyse et de caractérisation de CI au laboratoireThe principal objective of the project is to investigate laser based techniques for failure analysis of VLSI integrated circuits. The investigations will be performed on the DCGSystems’ Meridian laser scanning microscope coupled with the Credence’s Diamond D10 tester available at CNES. This study was interested more specifically in the improvement of dynamic laser stimulation techniques said DLS like Dynamic Laser Stimulation. DLS techniques consists in modifying the operation of a dynamically failing integrated circuit by photoelectric effect or photothermal effect using a continuous laser beam sweeping the surface of the circuit. A laser beam modulated in the nanosecond range synchronously with the electrical test through a TTL signal can also be advantageously used. Analysis of the electrical parameters response to the laser disturbance leads to an identification of the dynamic failure origin. The optimization of current DLS techniques will increase the failure analyses success rate and bring information hardly accessible by other means, which allows determining the failure root cause. The work performed was the improvement of the DLS process flow by closely integrating the test to monitor any relevant electrical parameters upon DLS. The « Pass-Fail Mapping » technique and the parametric techniques were implemented on the test tools combining the D10 and the Meridian. The synchronization of the test with the laser scan allows establishing methodologies and techniques in order to add timing information to the defect localisation. Indeed, by modulating the laser beam depending on the test pattern sequences, we show our capability to identify precisely which are the vectors responsible for the IC defective behaviour. We are able now to correlate the defective IC functions with the IC structures involved. This technique is known as F-DLS for Full Dynamic Laser Stimulation.In some cases, we know when the failure occurs in the test pattern but we ignore which IC structures are involved. So, we also developed a dynamic current measurement under laser stimulation technique. This technique proved to be efficient to obtain information about the internal IC behaviour. As an example, for the latched component which signals are synchronised just before the outputs, it is hard to measure shift in the signal propagation. Nevertheless, the IC internal activities can be characterized by monitoring on a scope the current variations under laser stimulation when the IC is activated. The information about the shift in the signal propagation could be extracted then by observing of the IC internal activities.Finally, these DLS techniques proved their efficiency for device qualification for reliability issues. Their accuracy allows early detection of operational parameter tiny variations. This is used to highlight electrical parameter margin evolutions during accelerated aging process. DLS techniques demonstrate their potential to deal with the IC robustness evolution facing external perturbation for reliability purposes.The techniques and methodologies developed during this work have been successfully integrated in the IC analysis and characterisation process in the laboratory. We exposed these techniques but the main case studies remain confidential
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Gasser, Jean-Luc. "Analyse de signature des circuits intégrés complexes par test aléatoire utilisant les méthodes de traitement du signal : application à un microprocesseur." Toulouse, INPT, 1986. http://www.theses.fr/1986INPT079H.
Full textAbstract:
On presente une methode de test des composants a tres haute densite d'integration (vlsi), et son application au microprocesseur 6809 (thomson-efcis). Une strategie de test aleatoire est proposee: on soumet le composant a analyser a une sequence de vecteurs aleatoires, qui n'est pas forcement reproductible, et on analyse sa reponse par des methodes de traitement du signal. Aucun modele du composant et tres peu d'hypotheses de panne sont elabores. On rappelle les principes de deux methodes permettant de simuler des pannes ou de tester la resistance des composants aux rayonnements cosmiques: l'utilisation des lasers et celle de sources radioactives. Les resultats experimentaux de l'irradiation electronique d'un lot de six 6809 mettent en evidence des points faibles de ce composant. On etablit une statistique des pannes en tenant compte de sa structure interne. La signature partielle du microprocesseur est obtenue par une methode d'analyse d'histogramme. L'application des fonctions de walsh-rademacher permet l'elaboration d'un estimateur du comportement individuel de chaque bit du bus du composant, dont les proprietes theoriques et numeriques sont decrites. On en deduit la distribution de la sequence a analyser qui autorise la probabilite de detection de panne maximale. On effectue l'analyse spectrale de l'estimateur par les methodes classiques (fft) et par la modelisation autoregressive (ar). La moyenne de l'estimateur est un parametre significatif, et son analyse spectrale met en evidence certaines proprietes du signal, mais egalement des problemes de non-stationarite qui n'ont pas ete resolus a cause des limitations dues a l'implantation materielle. Des solutions a ces problemes sont proposees, et on examine les applications de la methode de test a d'autres composants ou a des systemes logiques plus complexes
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Ougouag, Omar. "Étude et réalisation d'un contrôleur, temps réel, des procédés de gravure de circuits intégrés à haute intégration." Paris 11, 1985. http://www.theses.fr/1985PA112119.
Full textAbstract:
Cette thèse présente l’étude et la réalisation d’un contrôleur numérique pour le suivi et le pilotage, en temps réel, des procédés de gravure sous plasma des circuits intégrés à très haute échelle d’intégration (VLSI). Ce système est construit autour d’un micro-ordinateur personnel dont il conserve les possibilités intrinsèques. Il est accompagné de cartes d’interfaces performantes et programmables complétées de cartes d’applications spécifiques aux capteurs. Le contrôleur mis au point s’appuie sur l’interféromètre-réflectomètre laser, mais il se configure facilement avec d’autres capteurs.
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Frydman, Claudia. "DeBuMA : système pour la description : la construction et l'exécution d'applications en CAO." Montpellier 2, 1990. http://www.theses.fr/1990MON20293.
Full textAbstract:
Le travail presente dans ce memoire concerne l'etude et le developpement d'une infrastructure de cao appelee debuma. Debuma considere trois types d'interlocuteurs: l'algorithmicien, le constructeur d'applications et l'utilisateur final. Les connaissances fournies par l'algorithmicien permettent de decharger les deux autres utilisateurs des aspects informatiques. Le constructeur d'applications donne, sous forme de regles de production, des scenarii de resolution pour guider l'utilisateur final non experimente. Debuma comporte plusieurs niveaux de connaissances avec differentes classes de regles associees. Il a ete ecrit dans un langage oriente objet. Un exemple complet illustre son utilisation
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Pélissier, Jean-Luc. "Automatisation d'une station de test par faisceau d'électrons : localisation dynamique de fautes." Montpellier 2, 1987. http://www.theses.fr/1987MON20269.
Full textAbstract:
Le memoire de these fait le point sur l'analyse de la defaillance, ses implications economiques, son interet pour le developpement des circuits integres vlsi. L'auteur souligne les imperfections des techniques classiques d'investigation traditionnellement appliquees a cette analyse. Il montre l'interet de l'analyse sans contact par faisceau d'electrons, et dans les differentes utilisations de cette methode, il montre quelles en sont les potentialites. Il choisit alors d'en privilegier une, et l'automatique. Cette automatisation presente deux aspects. L'un est lie a la gestion d'un parc de materiel important et l'auteur developpe le logiciel necessaire a son fonctionnement et a sa maintenance, l'autre concerne l'analyse et le traitement des resultats sous forme d'analyse et de traitement d'images
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Koester, Cécile. "Étude de l'intégration de PEARLS : processeur expérimental d'aide à la recherche dans les langages symboliques." Paris 11, 1988. http://www.theses.fr/1988PA112277.
Full textAbstract:
Cette étude présente une analyse des diverses étapes nécessaires à la réalisation d'un processeur intégré, adapté au traitement symbolique. Après un exposé des choix architecturaux de PEARLS, choix qui ont abouti à la définition d'une machine virtuelle dédiée à l'exécution des applications issues de l'intelligence artificielle, nous procédons à une étude détaillée du séquencement des instructions. Cette étude permet de dégager les contraintes temporelles pour le dessin VLSI. Au regard de ces contraintes, nous pouvons alors, dans un deuxième temps, nous intéresser aux structures électriques des blocs fonctionnels de la partie opérative du processeur, principalement registres et unité arithmétique et logique, qui constituent les points critiques de l'intégration. Enfin, pour construire de manière efficace les masques nécessaires à l'implantation de ce processeur de grande taille, nous avons mis au point un outil d'aide au dessin, de type "assembleur graphique" qui permet de générer une bibliothèque de cellules paramétrables en technologie CMOS. En conclusion, à travers une analyse des divers circuits de test réalisés, nous donnons une estimation des performances du processeur PEARLS intégréThis dissertation deals with micro-architecture, design and layout of a VLSI processor well suited for symbolic processing languages. We first present the specific features of PEARLS which are improvements both on the environment system and the processor. Then, the timing required for the execution of the instructions is identified and we study the fundamental timing dependencies as implied by the instruction set and the pipeline scheme. According to that chosen pipeline scheme and the instruction set requirement, the data-path is designed. Two critical points of the data-path, the register file and the arithmetic and logic unit are examined. Next, we had to create a CAD tool, in order to easy the layout of complex processors. This tool, a silicon assembler for CMOS parametrable cells, leads to a short design time, thus allowing quick exploitation of new technologies. Finally, after laying out the test chips, the performance of PEARLS are evaluated
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Bakowski, Przemyslaw. "Contribution à la conception de l'architecture matérielle des ordinateurs : projet LIDO, préprocesseur pour la compilation en silicium." Lille 1, 1986. http://www.theses.fr/1986LIL10122.
Full textAbstract:
A partir d'un modèle dit systémique le concepteur peut décrire différentes couches fonctionnelles et/ou structurelles de l'architecture matérielle en utilisant le langage LIDO. Ce langage, orienté vers la spécification des systèmes VLSI, peut être ensuite interprété par le système LIDO. De plus le système LIDO possède les outils permettant d'effectuer la transformation des spécifications fonctionnelles en spécifications structurelles proches de celles souhaitées à l'entrée des "compilateurs en silicium"
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Lombaert, Isabelle. "Elaboration et caractérisation des siliciures utilisés comme matériaux de grille ou d'interconnexion dans les circuits VLSI." Bordeaux 1, 1988. http://www.theses.fr/1988BOR10572.
Full textAbstract:
La reduction des dimensions des motifs dans les circuits vlsi a entraine le remplacement partiel du silicium polycristallin utilise comme materiau de grille par des siliciures de metaux refractaires ou de transition, qui sont moins resistifs. Une etude approfondie a ete effectuee sur la resolution en profondeur de la technique rbs, qui est une methode tres adaptee a la caracterisation des siliciures. Ensuite, des analyses comparatives de construction ont ete realisees sur plusieurs memoires dram comportant un siliciure. Le siliciure de titane, tisi2, a ete elabore par trois differentes techniques et les proprietes physico-chimiques de ces couches ont ete comparees. Des resistivites de l'ordre de 13-16 micro-ohms centimetres ont ete obtenues par ces methodes de depot suivies d'un recuit rapide
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Conard, Didier. "Traitement d'images en analyse de défaillances de circuits intégrés par faisceau d'électrons." Grenoble INPG, 1991. http://tel.archives-ouvertes.fr/tel-00339510.
Full textAbstract:
Cette thèse présente l'étude et la réalisation d'un système automatique et intégré d'analyse de défaillances de circuits VLSI par faisceau d'électrons. Le principe d'analyse consiste a comparer les images représentant en contraste de potentiel le fonctionnement interne du circuit défaillant a celles d'un circuit de référence. L'application de cette technique de test a des circuits dont la structure détaillée est inconnue, a nécessité le développement d'un outil automatique permettant d'extraire les différences de contraste sur la totalité du circuit. L'automatisation s'est heurtée aux problèmes d'alignement entre les images a comparer. Une technique de reconnaissance des formes, basée sur la détection des coins, a été mise en œuvre pour s'affranchir de ces problèmes. Ces travaux ont été valides par une étude expérimentale menée sur des microprocesseurs 68000