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Academic literature on the topic 'CMOS (Electrónica)'
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Journal articles on the topic "CMOS (Electrónica)"
1
Luz Luz, David, and Jhon E. Mendigaña Figueredo. "Diseño de un sistema de semaforización electrónico." Ingeniería Solidaria 9, no. 16 (2014): 57–64. http://dx.doi.org/10.16925/in.v9i16.666.
Full textAbstract:
El artículo es producto del proyecto de grado titulado “Diseño de un sistema de semaforización electrónico desarrollado en la empresa de gaseosas Colombiana del Sur” y se sustentó en el 2010 en la Facultad Tecnológica de la Universidad Distrital Francisco José de Caldas. El sistema está conformado por dos sensores TrafiCam® (sensores de presencia vehicular), basados en la tecnología de video detección probada a nivel mundial, que cuenta con una cámara (blanco y negro)CMOS e interfaz de comunicación por RS485 o USB, junto con un sistema de control programado y diseñado con microcontroladores PSoC (Programable System on Chip) que se adapta a las necesidades de las TrafiCam y los requerimientos para el flujo adecuado de vehículos y peatones dentro de la compañía. El aporte más importante producto de esta investigación es que las cámaras que hacen parte del sistema diseñado tienen la capacidad de detección en tiempo real de objetos (vehículos) en reposo y movimiento que intervengan en el bucle virtual.
2
Medina Vázquez, Agustín Santiago, Marco Antonio Gurrola Navarro, Pablo David Flores Castillo, María Elena Meda Campaña, Carlos Alberto Bonilla Barragán, and José Martín Villegas González. "Metodología de bajo costo para implementar circuitos electrónicos integrados, un ejemplo de aplicación." Ingeniería Investigación y Tecnología 20, no. 3 (2019): 1–11. http://dx.doi.org/10.22201/fi.25940732e.2019.20n3.029.
Full textAbstract:
En la industria nacional mexicana, se importan grandes cantidades de dispositivos electrónicos para las empresas de manufactura, entre los que se encuentran los circuitos integrados. Dado que estos circuitos integrados son diseñados en otros países, en México se pierden oportunidades de participación en el sector. En este documento, se presenta una metodología para diseñar circuitos integrados con herramientas de bajo costo con el fin de impulsar el interés en el área, aún con recursos económicos limitados, dejando la implementación de los mismos a empresas dedicadas. Como caso de éxito, se muestra el diseño de un circuito correlador de tramas de bits en una tecnología de fabricación CMOS. El correlador se diseñó para proporcionar salida digital y salida analógica (circuito de señal mezclada). Se sigue un modelo de desarrollo del chip conocido como “fabless” (sin fábrica) y los prototipos obtenidos fueron probados con éxito en el laboratorio. A pesar de que los resultados obtenidos en laboratorio aun no alcanzan la eficiencia de los circuitos comerciales, los circuitos que aquí se muestran son suficientes para validar la metodología discutida y la cual está al alcance de emprendedores y estudiantes para incursionar en el ramo del diseño de circuitos integrados.
3
González-Vidal, José Luis, Alejandro Alejandro Castaño-Hernández, and Francisco Morales-Jiménez. "Compuerta NAND CMOS para Módulo de Electrónica." Pädi Boletín Científico de Ciencias Básicas e Ingenierías del ICBI 6, no. 11 (2018). http://dx.doi.org/10.29057/icbi.v6i11.3032.
Full textAbstract:
Los circuitos integrados VLSI (gran escala de integración), son aquellos que se caracterizan por sus dimensiones extremadamente pequeñas, constituidos principalmente por transistores de efecto de campo de metal óxido semiconductor (MOSFET), cuyas longitudes de canal son inferiores al micrómetro, permitiendo integrar un mayor número de transistores en un solo diseño. En el presente trabajo, se diseña una compuerta NAND basada en la tecnología CMOS en la herramienta L-Edit de Tanner Eda, realizando los cálculos matemáticos necesarios para la determinación de las relaciones W, L de los transistores MOSFET, siguiendo las reglas de diseño establecidas al momento del diseño del respectivo layout. Para la creación de bibliotecas de diseño y su posterior utilización en circuitos integrados más grandes y complejos.
4
Boyeras Baldomá, Santiago, and Félix Palumbo. "Estudio de la degradación y ruptura de estructuras MOS basadas en óxidos high-k multicapas." AJEA, no. 5 (October 5, 2020). http://dx.doi.org/10.33414/ajea.5.650.2020.
Full textAbstract:
El crecimiento exponencial de la industria electrónica ha sido impulsado por un aumento en la densidad de transistores complementarios metal-óxido-semiconductor (CMOS). Pero la tecnología de transistores basada en Silicio está cerca de los límites físicos de la miniaturización, amenazando con acabar con la revolución microelectrónica. Actualmente, se están realizando importantes avances tecnológicos en cuanto a una nueva generación de dispositivos basados en una combinación inteligente de materiales seleccionados. En este trabajo se estudia el desgaste y ruptura de dispositivos MOS basados en óxidos multicapa de alta permitividad. Los resultados experimentales sugieren que el uso de óxidos con alta conductividad térmica tiene un fuerte impacto en la dinámica de ruptura de los dispositivos
5
"Factibilidad de integrar split-drain MAGFETs con alta sensibilidad en tecnología CMOS." Revista ECIPeru, January 10, 2019, 5–12. http://dx.doi.org/10.33017/reveciperu2011.0015/.
Full textAbstract:
Factibilidad de integrar split-drain MAGFETs con alta sensibilidad en tecnología CMOS Feasibility to integrate high-sensitivity split-drain MAGFETs in CMOS technology Gerard Franz Santillán Quiñonez, Víctor H. Champac Vilela y Roberto S. Murphy Arteaga Departamento de Engenharia Elétrica, Universidade Federal de Santa Catarina, Campus UniversitárioTrindade, Florianópolis, Santa Catarina, Brasil, C.P. 88040900, e-mail: gsantil@ieee.org Departamento de Electrónica, Instituto Nacional de Astrofísica, Óptica y Electrónica, Sta. Ma. Tonantzintla, Puebla, México, C.P. 72840. DOI: https://doi.org/10.33017/RevECIPeru2011.0015/ RESUMEN La factibilidad de un Split-Drain MAGFET como sensor magnético ha sido explorada con diversas metodologías, pero sin aprovechar más de un efecto galvanomagnético simultáneamente. Unificando trabajos realizados teórica y experimentalmente, modelos analíticos continuos para la relación entre las fuerzas actuando en la dirección de deflexión y el ángulo de Hall, así como criterios de diseño para incrementar la sensibilidad de un Split-Drain MAGFET son presentados. El análisis propuesto muestra que es posible aprovechar los efectos de deflexión de las líneas de corriente y de magnetorresistencia para incrementar la sensibilidad en un Split-Drain MAGFET. Con un Split-Drain MAGFET con canal considerado como plato de Hall corto, sensibilidades de hasta 59 %/T han sido obtenidas experimentalmente midiendo densidades de flujo magnético desde 90 µT hasta 275 µT. Esto es posible debido a la contribución de los dos efectos galvanomagnéticos considerados. Adicionalmente, un macro modelo SPICE para un Split-Drain MAGFET es propuesto para facilitar su uso en circuitos de mayor complejidad. Con respecto a los resultados experimentales obtenidos, el macro modelo SPICE propuesto tiene un error <1.6 % generando el desbalance entre las corrientes de drenaje. Como un Split-Drain MAGFET es compatible con tecnología CMOS, dominante en circuitos integrados, los resultados obtenidos muestran que es factible usarlo como sensor magnético en sistemas integrados CMOS de alta complejidad, lo cual puede abrir un amplio rango de aplicaciones con bajo costo. Descriptores: MAGFET, split-drain MAGFET, efectos galvanomagnéticos, efecto Hall, magnetorresistencia, sensor magnético. ABSTRACT The feasibility of a Split-Drain MAGFET as magnetic sensor has been explored with several methodologies, but without simultaneously advantaging more than one galvanomagnetic effect. Unifying theorically and experimentally developed works, continuous analytical models for the relationship between forces acting in the deflection direction and for the Hall angle, as well as design criteria to increase the sensitivity of a Split-Drain MAGFET are presented. The proposed analysis shows that it is possible to take advantage of the current-lines deflection and magnetoresistance effects in order to increase the sensitivity of a Split-Drain MAGFET. With a Split-Drain MAGFET with a channel considered as a short Hall plate, sensitivities up to 59%/T have been experimentally obtained measuring magnetic flux densities from 90 µT to 275 µT. This is possible due to the contribution of the two considered galvanomagnetic effects. Additionally, a SPICE macro model for a SplitDrain MAGFET is proposed to facilitate its use in more complex circuits. With respect to the obtained experimental results, the proposed SPICE macro model has an error <1.6 % generating the drain current imbalance. Since a Split-Drain MAGFET is compatible with CMOS technology, dominating in integrated circuits, the obtained results show that it is feasible to use it as magnetic sensor in CMOS integrated systems of high complexity, which opens a wide range of low cost applications. Keywords: MAGFET, split-drain MAGFET, galvanomagnetic effects, Hall effect, magnetoresistance, magnetic sensor.
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"Metodologías de optimización para circuitos nano electrónicos con variaciones de proceso." Revista ECIPeru, December 11, 2018, 114–21. http://dx.doi.org/10.33017/reveciperu2017.0013/.
Full textAbstract:
Metodologías de optimización para circuitos nano electrónicos con variaciones de proceso Juan F. Tisza C., Moisés Leureyros P. 1Universidad Nacional de Ingeniería, Av. Túpac Amaru 210 Rímac, Lima, Perú. 2Sociedad de Ciencia y Tecnología SAC (SODINCYT), Lima, Perú. Recibido el 16 de diciembre del 2017, aceptado el 26 de diciembre del 2017 DOI: https://doi.org/10.33017/RevECIPeru2017.0013/ Resumen El escalamiento que se viene produciendo como parte del desarrollo tecnológico en el diseño de los circuitos integrados electrónicos ha generado la necesidad de considerar como elemento significativo las variaciones que se producen en las características del circuito como consecuencia de las variaciones en el proceso de fabricación, debido a que los diseños de sistemas electrónicos actuales son implementados en tecnologías nanométricas, en donde son muy significativos los efectos e influencia de dichas variaciones [1] [2].Además las exigencias de mejores comportamientos en velocidad y consumo de potencia, conlleva a incorporar la optimización de estas características, como un requerimiento en la metodología de diseño. En este artículo se presentan dos metodologías propuestas para el diseño de circuitos integrados electrónicos modernos, metodologías que tienen por objetivo optimizar la velocidad de respuesta de los circuitos integrados, mediante la minimización de los retardos. Se presentan resultados de la aplicación de estas metodologías en circuitos estandarizados, una de ellas se denomina “el método de paso simple” y la otra “el método de paso múltiple”, en forma complementaria en las aplicaciones evaluamos el consumo de potencia dinámico. Se implementan algoritmos que están fundamentados en la teoría matemática de optimización de funciones [3][4]. Descriptores: Variaciones de proceso de fabricación de C.I., variaciones estadísticas, retardo, tecnologías nanométricas con CMOS, correlaciones estadísticas, velocidad de subida. Abstract The scaling that has been taking place as part of the technological development in the design of electronic integrated circuits has generated the need to consider as a significant element the variations that occur in the characteristics of the circuit as a consequence of the variations in the manufacturing process, that the designs of current electronic systems are implemented in nanometric technologies, where the effects and influence of these variations are very significant [1] [2]. In addition, the demands of better behaviors in speed and power consumption, lead to incorporate the optimization of these characteristics, as a requirement in the design methodology. This article presents two proposed methodologies for the design of modern electronic integrated circuits, methodologies that aim to optimize the response speed of integrated circuits, by minimizing delays. Results of the application of these methodologies in standardized circuits are presented, one of them is called “the simple step method” and the other “the multiple step method”, in a complementary way in the applications we evaluate the dynamic power consumption. Algorithms are implemented that are based on the mathematical theory of function optimization [3] [4]. Keywords: Manufacturing process variations of C.I., statistical variations, delay, nanometric technologies with CMOS, statistical correlations, slew rate.
7
Lozano-Rivera, Clevis, Marco Oviedo, Alfonso Chacón-Rodríguez, and Carlos Meza. "Implementación en FPGA de un módulo lineal de estimación de parámetros eléctricos para un sistema fotovoltaico (PVS)." Revista Tecnología en Marcha, February 27, 2020. http://dx.doi.org/10.18845/tm.v33i1.5028.
Full textAbstract:
Este artículo presenta el análisis y evaluación de la implementación FPGA de un modelo adaptativo lineal para la estimación de parámetros eléctricos linealizados. Estos parámetros pueden provenir, por ejemplo, de modelos no lineales requeridos para el monitoreo de la eficiencia o el control de lazo cerrado de sistemas complejos, con necesidades de velocidad de procesamiento no alcanzables por sistemas embebidos tradicionales (en el orden de una mega muestra por segundo o más). El modelo implementado se compone de un juego de ecuaciones que se han derivado de una aproximación basada en el solucionador numérico típico de Euler para ecuaciones diferenciales. En el caso acá presentado, los parámetros representan el comportamiento dinámico de un panel generador fotovoltaico. El objetivo del modelo es evaluar el desempeño de algoritmos distribuidos de búsqueda del punto de máxima potencia, a partir de una única ecuación que describe su relación voltaje-corriente. El algoritmo se evalúa primero usando una descripción Verilog a nivel de transferencia de registros (RTL), y luego se prueba sobre una FPGA comercial, con datos generados desde un modelo dorado de alto nivel. La validación final sobre herramientas automatizadas de diseño electrónico de circuitos integrados (EDA) muestran que el diseño no es solo viable para portarse a una tecnología CMOS comercial, sino que es eficiente en términos de velocidad de procesamiento y consumo de potencia. Dicha eficiencia lo hace adecuado para el monitoreo y control de paneles solares interconectados.
Dissertations / Theses on the topic "CMOS (Electrónica)"
1
Pires, Sérgio Miguel do Vale. "Impacto do scaling da tecnologia CMOS no desenho de circuitos digitais." Master's thesis, Universidade de Aveiro, 2009. http://hdl.handle.net/10773/2078.
Full textAbstract:
Mestrado em Engenharia Electrónica e Telecomunicações<br>O inversor CMOS tem um importante papel no desenho de circuitos digitais. As várias portas/circuitos lógicos CMOS são construídas com base em inversores de referência. O inversor CMOS é optimizado de maneira a que haja um equilíbrio entre os seus tempos de propagação. Factores como o dimensionamento dos transístores, capacidades de carga, capacidade de Miller, scaling ou efeitos de segunda ordem podem causar desequilíbrios nos tempos de propagação.
Nesta dissertação pretende-se estudar o efeito que a capacidade de carga, a capacidade de Miller e a alteração das dimensões físicas dos transístores tem neste desequilíbrio.
ABSTRACT: The CMOS inverter plays an important in digital circuits design. Several logic CMOS gates/circuits are built based on reference inverters. The CMOS inverter is optimized in a way that there is a balance between its propagation times. Factors such as transistors dimensions, load capacities, Miller effect, scaling or second order effects may cause imbalance in propagation times.
This dissertation intends to study the effect that load capacity, Miller effect and changing physical dimensions of the transistors have in this imbalance.
2
Rodríguez, Mecca Luis Enrique. "Diseño de una bomba de carga en tecnología CMOS." Bachelor's thesis, Pontificia Universidad Católica del Perú, 2015. http://tesis.pucp.edu.pe/repositorio/handle/123456789/6142.
Full textAbstract:
Los circuitos integrados (chips), presentes en la mayoría de sistemas electrónicos, vienen evolucionando en términos de la complejidad de la función que realizan. Para lograr eso, los procesos de fabricación de circuitos integrados mejoran continuamente en términos de las dimensiones mínimas de los dispositivos que pueden ser integrados. Esa miniaturización constante demanda que la tensión de alimentación de los chips sea disminuida, pues de lo contrario los dispositivos más pequeños del sistema estarían sometidos a campos eléctricos suficientemente elevados para damnificar a su estructura. Lamentablemente algunas funciones realizadas en los circuitos integrados requieren de tensiones mayores a la impuesta por la integridad de los dispositivos de dimensiones mínimas. En estos casos se utilizan dispositivos mayores y se necesita de algún circuito que genere esa tensión mayor que la tensión de alimentación.
La presente tesis trata del diseño de una bomba de carga que realiza la función de duplicar la tensión de alimentación. Dicho circuito está compuesto por transistores y condensadores de un proceso de fabricación CMOS que permite la formación de canales de 350nm de longitud mínima. Para concluir satisfactoriamente el diseño, se analizaron las relaciones entre parámetros de funcionamiento del circuito y parámetros de diseño tales como dimensiones geométricas de los canales de los transistores y condensadores, corriente de polarización de los transistores y atrasos entre señales digitales de control. Como resultado de ese análisis se propone un procedimiento de diseño de la bomba de carga y se aplica dicho procedimiento al diseño de circuitos con unas determinadas especificaciones de funcionamiento. Las especificaciones verificadas con herramientas de simulación son: 65 μA de corriente de salida nominal, 12,5pF de capacitancia de carga, rango de tensión de alimentación desde 1,5V hasta 3,3V, rango de tensión de salida desde 2,4V hasta 6V y una eficiencia máxima de 80%<br>Tesis
3
Oliveira, Jorge Augusto Rodrigues de. "Células de referência de tensão CMOS com compensação de temperatura." Master's thesis, Universidade de Aveiro, 2009. http://hdl.handle.net/10773/2160.
Full textAbstract:
Mestrado em Engenharia Electrónica e Telecomunicações<br>Este trabalho de dissertação insere-se na área da electrónica analógica, e visa
abordar o tema de células de referência de tensão com compensação de
temperatura. Muitos dos circuitos analógicos da actualidade necessitam de
obedecer a um conjunto de requisitos bastante exigente, sendo tradicional a
necessidade destes circuitos funcionarem sobre gamas alargadas de variação
de temperatura.
A principal motivação deste trabalho prende-se no facto de que fontes de
tensão de referência são circuitos cada vez mais imprescindíveis na
electrónica analógica, permitindo a correcta polarização de outros circuitos
eléctricos sobre condições de temperatura adversas.
Deste modo, este trabalho foca-se no estudo das dependências das fontes de
tensão de referência com a variação da temperatura. Aplicando depois esses
conceitos no desenvolvimento das mesmas, permitindo assim fontes de tensão
de referência cada vez mais estáveis em diferentes condições de temperatura
ABSTRACT: This thesis presents aspects that are related with analog electronics, and aims
to evaluate the issue of voltage reference cells with temperature compensation.
Nowadays, many of the analog circuits need to obey to a set of very
demanding requirements, being traditional the need of these circuits to work
over extended ranges of temperature.
The main motivation of this work relates to the fact that voltage reference
sources are circuits extremely important in analog electronics, allowing the
correct polarization of other circuits on adverse temperature conditions.
Thus, this work is focused on the study of the dependencies of the voltage
reference upon temperature variation. Applying then these concepts in their
development, allowing voltage reference sources even more stable in different
temperature conditions.
4
Rolo, Manuel Dionísio da Rocha. "A low-noise CMOS amplifier for medical imaging." Master's thesis, Universidade de Aveiro, 2010. http://hdl.handle.net/10773/4394.
Full textAbstract:
Mestrado em Engenharia Electrónica e Telecomunicações<br>A presente dissertação aborda o projecto de um frontend
analógico integrado
para sincronização e amplificação de sinais produzidos por um fotomultiplicador
de silício.
A solução proposta pretende possibilitar medidas de tempo com resoluções na
ordem dos picosegundos,
para implementação em equipamentos compactos
dedicados à Tomografia por Emissão de Positrões, com capacidade para
medida do tempo de voo de fotões (TOFPET).
O canal de frontend
completo foi implementado em tecnologia CMOS 130nm,
e compreende blocos de préamplificação,
integração de carga, equilíbrio
dinâmico do ponto de operação, bem como circuitos geradores de correntes
de referência, para uma área total em silício de 500x90 μm.
A discussão de resultados é baseada em simulações póslayout,
e as linhas
de investigação futuras são propostas.<br>An analogue CMOS frontend
for triggering and amplification of signals
produced by a silicon photomultiplier (SiPM) is proposed.
The solution intends to achieve picosecond resolution timing measurements
for compact timeofflight
Positron Emission Tomography (TOFPET)
medical
imaging equipments.
A 130nm technology was used to implement such frontend,
and the design
includes preamplification,
shaping, baseline holder and biasing circuitry, for a
total silicon area of 500x90 μm.
Postlayout
simulation results are discussed, and ways to optimize the design
are proposed.
5
Yllahuamán, Bonifas Kelvin Thomas. "Diseño de un amplificador de ganancia programable multicanal CMOS para aplicaciones en sistemas de adquisición de señales neuronales." Bachelor's thesis, Pontificia Universidad Católica del Perú, 2020. http://hdl.handle.net/20.500.12404/17432.
Full textAbstract:
El presente trabajo de tesis desarrolla el diseño de un amplificador de ganancia programable o Program Gain Amplifier (PGA) multicanal destinado para sistemas de adquisición de señales neuronales en electrocorticografía (ECoG). Este diseño ha sido realizado con una tecnología de 0,35 _m con una topología de amplificación OTA de dos etapas Fully Differential Current Buffer Miller con compensación Ahuja y un circuito adicional Common Mode Feedback (CMFB) tipo P, además posee un arreglo capacitivo para obtener las ganancias correspondientes. El voltaje de alimentación usado es de 3,3 V y el voltaje de modo común es de 1,65 V. El desarrollo de este amplificador está destinado para 16 canales de 20 kHz cada uno, obteniendo como finalidad obtener un ancho de banda de 1,6 MHz para todos los canales mencionados. Como resultados se llega a obtener ganancias en lazo cerrado de 0 dB, 6 dB y 12 dB para los factores de amplificación de 1, 2 y 4 respectivamente. Por otro lado, cabe destacar que el PGA posee un margen de fase mayor a 80_ manteniendo la estabilidad del circuito para las amplificaciones mencionadas. Los resultados obtenidos fueron simulados en el software Virtuoso Analog Design Enviroment de CADENCE con uso del simulador Spectre. El presente trabajo de tesis desarrolla el diseño de un amplificador de ganancia programable o Program Gain Amplifier (PGA) multicanal destinado para sistemas de adquisición de señales neuronales en electrocorticografía (ECoG). Este diseño ha sido realizado con una tecnología de 0,35 _m con una topología de amplificación OTA de dos etapas Fully Differential Current Buffer Miller con compensación Ahuja y un circuito adicional Common Mode Feedback (CMFB) tipo P, además posee un arreglo capacitivo para obtener las ganancias correspondientes. El voltaje de alimentación usado es de 3,3 V y el voltaje de modo común es de 1,65 V. El desarrollo de este amplificador está destinado para 16 canales de 20 kHz cada uno, obteniendo como finalidad obtener un ancho de banda de 1,6 MHz para todos los canales mencionados. Como resultados se llega a obtener ganancias en lazo cerrado de 0 dB, 6 dB y 12 dB para los factores de amplificación de 1, 2 y 4 respectivamente. Por otro lado, cabe destacar que el PGA posee un margen de fase mayor a 80_ manteniendo la estabilidad del circuito para las amplificaciones mencionadas. Los resultados obtenidos fueron simulados en el software Virtuoso Analog Design Enviroment de CADENCE con uso del simulador Spectre.<br>Tesis
6
Cunguara, Milton Armando. "Desenho de amplificadores com erro de ganho nulo em tecnologia CMOS." Master's thesis, Universidade de Aveiro, 2008. http://hdl.handle.net/10773/1972.
Full textAbstract:
Mestrado em Engenharia Electrónica e Telecomunicações<br>A evolução da tecnologia CMOS mostra uma tendência dos amplificadores
operacionais feitos nesta tecnologia de terem um ganho diferencial cada vez
menor, o que faz com que o erro de ganho de circuitos que utilizam esta
tecnologia comece a tomar valores significativos.
Nesta dissertação debate-se o tema de erro de ganho que surge em malha
fechada em sistemas que empreguem amplificadores operacionais. São
apresentadas várias formas de melhoria de ganho, mas é dado um especial
enfoque ao cancelamento de erro de ganho baseado em ganho de modo
comum dos amplificadores operacionais.
ABSTRACT: Current CMOS evolution trends show a tendency of CMOS operational
amplifiers for having lower differential gain thus making the gain error of circuits
that employ such amplifiers no longer negligible.
In this dissertation is discussed the subject of gain error that emerges in
closed-loop systems that employ operational amplifiers. Various strategies to
cope with such non-ideality are presented, but is given a special focus on the
gain error nullifying technique based on common mode gain of operational
amplifiers.
7
Araújo, João Tiago da Rocha. "Impacto do scaling da tecnologia CMOS no desenho de circuitos digitais." Master's thesis, Universidade de Aveiro, 2008. http://hdl.handle.net/10773/1945.
Full textAbstract:
Mestrado em Engenharia Electrónica e Telecomunicações<br>Este trabalho de dissertação insere-se na área da electrónica digital e visa avaliar
as técnicas tradicionais de desenho de circuitos CMOS. O rápido desenvolvimento
das tecnologias CMOS, sustentado pelas teorias de scaling, tem vindo a suscitar o
interesse na criação de novos modelos analíticos e a proporcionar vários desafios
ao nível do projecto de circuitos digitais.
A principal motivação deste trabalho prende-se, por isso mesmo, com o estudo do
impacto do scaling no desenho e na optimização de circuitos das tecnologias
actuais. As técnicas convencionais de desenho foram formuladas há algumas
décadas atrás, pelo que a constante redução das dimensões dos dispositivos tem
revelado a ineficácia destas mesmas técnicas aplicadas ao projecto de portas
lógicas das tecnologias correntes.
Deste modo, este trabalho foca-se nalguns desses desafios inerentes ao desenho
optimizado de circuitos que utilizem transístores de canal curto. Pretende-se um
estudo relativamente amplo, pelo que se propõe a caracterização de diversas
portas lógicas CMOS estáticas, utilizando no decorrer do plano de trabalhos cinco
tecnologias diferentes. O desenho das portas lógicas é feito no ambiente integrado
do Cadence, enquanto o trabalho de caracterização utiliza o simulador Spectre.
ABSTRACT: This thesis presents aspects that are related with the digital electronic design area,
and aims to evaluate the traditional design techniques of CMOS circuits. The
sudden development of CMOS technology, supported by scaling theories, has
already led to the interest in creating new analytical models, and simultaneously
has posed various challenges in the design of digital circuits.
The main contribution of this thesis is the study of the impact of scaling in the
design and optimization of digital circuits in current CMOS technologies. The
conventional design techniques were advanced a few decades ago, hence the
constant reduction shows that these techniques are no longer appropriate for the
project of logic gates optimized, for the current technologies.
Therefore, all the work related with this thesis could not avoid some challenges
associated with the design of optimized circuits with short-channel devices. It is a
relatively wide study, so the characterization of static CMOS logic gates is done
recurring to five different technologies along the planning of work. The design of
the logic gates is made with the Cadence tools, while the work of characterization
of these gates uses the simulator Spectre.
8
Garayar, Leyva Guillermo Gabriel. "Diseño de circuito de protección contra extracción de información secreta en tarjetas inteligentes." Bachelor's thesis, Pontificia Universidad Católica del Perú, 2014. http://tesis.pucp.edu.pe/repositorio/handle/123456789/5445.
Full textAbstract:
En el presente trabajo de tesis se realizó el diseño de un circuito de protección contra
ataques del tipo Differential Power Analysis (DPA) aplicado a tarjetas inteligentes. Este tipo
de tarjetas presenta la misma apariencia física de una tarjeta de crédito pero en su
estructura cuenta con un circuito integrado.
Se utilizó la tecnología AMS 0.35m de la compañía Austriamicrosystem, y se aplicó la
técnica denominada Atenuación de Corriente. Esta se basa en la implementación de un
circuito ubicado entre la fuente de alimentación y el procesador criptográfico de la tarjeta
inteligente, el cual logra disminuir las variaciones de consumo de corriente presentes
durante una operación criptográfica.
El circuito de protección se dividió en tres bloques: Sensor de Corriente, Amplificador de
Transimpedancia e Inyector de Corriente. Cada uno de estos bloques fue diseñado tomando
criterios del diseño de circuitos integrados analógicos, tales como consumo de potencia,
área ocupada y ganancia. Para esta etapa de diseño se utilizó el modelo Level 1 del
transistor MOSFET.
Posteriormente, se realizaron simulaciones a cada uno de los bloques del circuito de
protección usando el software Cadence. Finalmente, una vez alcanzados los requerimientos
establecidos, se procedió al desarrollo del layout físico del circuito diseñado.
El circuito diseñado logra una atenuación de las variaciones de consumo de corriente del
86%. Entre sus principales características se puede mencionar que consume 35.5mW ,
ocupa 2 60000m y presenta 96MHz de ancho de banda.<br>Tesis
9
Cruz, João Pedro Pires da. "Desenho de PADs digitais de entrada/saída em tecnologia CMOS." Master's thesis, Universidade de Aveiro, 2009. http://hdl.handle.net/10773/3986.
Full textAbstract:
Mestrado em Engenharia Electrónica e de Telecomunicações<br>No presente trabalho estudou-se o desenho de PADs digitais de entrada/saída
em tecnologia CMOS. O trabalho é composto por uma caracterização dos
PADs digitais (suas principais características), um estudo de implementação, o
desenho de uma biblioteca de PADs digitais em tecnologia CMOS e a
caracterização dos PADs desenhados.
Este trabalho é motivado pela necessidade de melhorar as características de
transmissão digital de sinais do interior dos circuitos integrados para o exterior,
e vice-versa.
Deste modo, é utilizada uma tecnologia CMOS de canal curto para o desenho
da biblioteca de PADs digitais.<br>In this work we studied the design of digital I/O PADs on CMOS technology.
The work consists of a characterization of digital PADs (main features), an
implementation study, the design of a library of digital PAD on CMOS
technology and the characterization of PADs designed.
This work is motivated by the need to improve the characteristics of digital
transmission of signals within the chip to the outside, and vice versa.
Thus, it is used a CMOS short channel to design a digital PADs library.
10
Alfaro, Purisaca Paul Anthony. "Comparación entre estructuras de linealización de transconductores en tecnología CMOS." Bachelor's thesis, Pontificia Universidad Católica del Perú, 2012. http://tesis.pucp.edu.pe/repositorio/handle/123456789/1546.
Full textAbstract:
En este trabajo de tesis se presenta el análisis y la comparación de un conjunto
de estructuras de linealización de transconductores. Los transconductores son
circuitos utilizados en la implementación de filtros integrados analógicos que reemplazan
a los resistores los cuales ocupan demasiada área dentro del circuito
integrado. En el caso de la adquisición de señales ECG, se requieren de filtros
que trabajen en bandas en el orden de mHz a cientos de Hz y eso implica que
los valores de transconductancia se encuentren en el orden de los pS a nS. Obtener
estos valores de transconductancia manteniendo un rango lineal adecuado
representa un gran desafío para el diseñador de este tipo de bloques analógicos,
siendo necesario emplear alguna estructura de linealización. Sin embargo, se debe
realizar un análisis cuidadoso del efecto de estas estructuras en parámetros como
ruido y offset.
Un punto importante en esta tesis es el desarrollo de ecuaciones que modelan
el comportamiento eléctrico de las estructuras de linealización. Estas permiten
obtener de manera rápida y efectiva un amplio panorama de los principales compromisos
entre los parámetros de desempeño: transconductancia, rango lineal,
ruido, consumo de corriente y offset. Cabe mencionar que estas ecuaciones fueron
obtenidas utilizando el modelo matemático ACM (Advanced Compact Mosfet
Model) del transistor MOS. Este modelo es válido en todas la regiones de operación del transistor y en todos los niveles de inversión, es decir, utilizando una
única ecuación se puede modelar el comportamiento del transistor en todas las
condiciones. Debido a esto, las ecuaciones desarrolladas en esta tesis para las arquitecturas
de linealización son válidas para todas las condiciones de polarización
de los transistores, lo cual representa un aporte importante del presente trabajo.
Se realizó el análisis de tres estructuras de linealización: par diferencial con resistencias
de degeneración, estructura propuesta por Krummenacher y Joehl [1]
y la estructura propuesta por Silva Martinez [2]. La especificación de diseño fue
que el rango lineal sea el máximo posible para una transconductancia de 10nS
y una desviación estándar del offset menor a 5mV. El proceso de fabricación
considerado para el diseño tiene 0,35μm como mínima longitud de canal.<br>Tesis
Books on the topic "CMOS (Electrónica)"
3
Razavi, Behzad. Design of Analog CMOS Integrated Circuits. McGraw-Hill Science/Engineering/Math, 2000.
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4
Razavi, Behzad. Design of Analog CMOS Integrated Circuits. McGraw-Hill Science/Engineering/Math, 2000.
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