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Dissertations / Theses on the topic 'CMOS Transistors'
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1
Duncan, Martin Russell. "CMOS-compatible high-voltage transistors." Thesis, University of Edinburgh, 1994. http://hdl.handle.net/1842/12182.
Full textAbstract:
Bipolar transistors are known to be the most suitable for high-voltage and power applications, due to their inherently greater current handling capability. In contrast, MOS technology is preferable for logic applications, due to its superior packing density. Therefore the 'ideal' solution to the smart power problem of integrating control elements on the same die as power switches is a marriage of the two different technologies. This results in a complex process that can only be cost effective in high volume applications. For ASIC applications and low volume product runs a less expensive compromise solution is needed. By analyzing both bipolar and MOS, low and high voltage devices, it was found that if more than one power transistor is needed on the circuit, and a single technology is to be used, then MOS power transistors are inherently easier to integrate into a low voltage process. In particular the lateral double-diffused transistor (LDMOS) with all terminal contacts on the surface is to be preferred. Analyzing a CMOS process, common processing steps were found for both the low and high-voltage devices, leading to a smart power solution that doesn't need many masking levels. By making small changes to an established n-well CMOS process, and developing a novel power transistor structure with a field oxidation separating the channel and drain, a 120 Volt n-channel power transistor could be realised within a conventional process with no additional processing steps. By adding one further masking layer, a complementary p-channel power transistor that supported -55 Volts could be fabricated. If these transistors were fabricated on a p- epitaxial layer on an n- substrate then by changing the p-channel power device structure, a breakdown voltage of -95 Volt could be achieved using only nine masking layers.
2
Tachi, Kiichi. "Etude physique et technologique d'architectures de transistors MOS à nanofils." Phd thesis, Université de Grenoble, 2011. http://tel.archives-ouvertes.fr/tel-00721968.
Full textAbstract:
Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares.
3
Acosta, Sandra Massulini. "Projeto de amplificadores operacionais CMOS utilizando transistores compostos em "sea-of-transistors"." reponame:Repositório Institucional da UFSC, 1997. https://repositorio.ufsc.br/handle/123456789/111588.
Full text
4
Markov, Stanislav Nikolaev. "Gate leakage variability in nano-CMOS transistors." Thesis, University of Glasgow, 2009. http://theses.gla.ac.uk/771/.
Full textAbstract:
Gate leakage variability in nano-scale CMOS devices is investigated through advanced modelling and simulations of planar, bulk-type MOSFETs. The motivation for the work stems from the two of the most challenging issues in front of the semiconductor industry - excessive leakage power, and device variability - both being brought about with the aggressive downscaling of device dimensions to the nanometer scale. The aim is to deliver a comprehensive tool for the assessment of gate leakage variability in realistic nano-scale CMOS transistors. We adopt a 3D drift-diffusion device simulation approach with density-gradient quantum corrections, as the most established framework for the study of device variability. The simulator is first extended to model the direct tunnelling of electrons through the gate dielectric, by means of an improved WKB approximation. A study of a 25 nm square gate n-type MOSFET demonstrates that combined effect of discrete random dopants and oxide thickness variation lead to starndard deviation of up to 50% (10%) of the mean gate leakage current in OFF(ON)-state of the transistor. There is also a 5 to 6 times increase of the magnitude of the gate current, compared to that simulated of a uniform device. A significant part of the research is dedicated to the analysis of the non-abrupt bandgap and permittivity transition at the Si/SiO2 interface. One dimensional simulation of a MOS inversion layer with a 1nm SiO2 insulator and realistic band-gap transition reveals a strong impact on subband quantisation (over 50mV reduction in the delta-valley splitting and over 20% redistribution of carriers from the delta-2 to the delta-4 valleys), and enhancement of capacitance (over 10%) and leakage (about 10 times), relative to simulations with an abrupt band-edge transition at the interface.
5
Vega, Reinaldo A. "Schottky field effect transistors and Schottky CMOS circuitry /." Online version of thesis, 2006. http://hdl.handle.net/1850/5179.
Full text
6
Lund, Håvard. "IV and CV characterization of 90nm CMOS transistors." Thesis, Norwegian University of Science and Technology, Department of Electronics and Telecommunications, 2006. http://urn.kb.se/resolve?urn=urn:nbn:no:ntnu:diva-10079.
Full textAbstract:
A 90nm CMOS technology has been characterized on the basis of IV and CV measurements. This was feasible by means of a state of the art probe station and measurement instrumentation, capable of measuring current and capacitance in the low fA and fF area respectively. From IV results it was found that the static power consumption is an increasing challenge as the technology is scaled down. The IV measurements also showed the impact from small-channel effects, which was not as prominent as expected. Investigation of literature has resulted in a methodology for accomplishing accurate CV measurements on thin-oxide transistors. By using extraction methods on the capacitance measured, key parameters have been obtained for the CMOS technology. Some of the extracted results suffer however from the choice of test setup.
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Santos, Filipe de Andrade Tabarani. "Projeto de amplificadores com realimentação em corrente utilizando tecnologia 0,35 µm CMOS." [s.n.], 2011. http://repositorio.unicamp.br/jspui/handle/REPOSIP/262023.
Full textAbstract:
Orientador: Carlos Alberto dos Reis FilhoDissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação
Made available in DSpace on 2018-08-19T10:35:49Z (GMT). No. of bitstreams: 1 Santos_FilipedeAndradeTabarani_M.pdf: 11362655 bytes, checksum: 2e42c97ddd2bc2cb397c41f31568dc37 (MD5) Previous issue date: 2011
Resumo: Este trabalho apresenta o estudo aprofundado e a confecção de amplificadores realimentados por corrente (CFA). São analisadas as principais características de um CFA e comparado com o amplificador realimentado por tensão (VOA). Buscou-se esclarecer as aplicações nas quais a primeira célula apresenta-se como melhor alternativa e como importante ferramenta a ser disponibiliza aos projetistas. Ao longo desta analise são frisadas as principais dificuldades na implementação da célula em tecnologia CMOS mencionando as soluções encontradas pela na literatura. Estas dificuldades impedem a confecção de CFAs CMOS comerciais. Um dos principais problemas da implementação de amplificadores realimentados por corrente em tecnologia CMOS e a baixa transcondutância dos transistores. A literatura propõe contornar esta deficiência da tecnologia utilizando células que obtêm alta transcondutância através do uso de realimentação interna [1]. Entretanto, a topologia proposta possui um severo compromisso entre transcondutância e banda de freqüência. O trabalho apresentado nesta dissertação deixa sua contribuição a literatura propondo dois métodos para amenizar este compromisso, que resultam no deslocamento da freqüência de -3dB, tornando-a significantemente maior que a original. No exemplo de projeto, aqui ilustrado, foi obtida banda 3,25 vezes a original,mantendo as características DC.O projeto de duas topologias, sendo uma baseada no primeiro CFA monolítico comercializado e a outra que utiliza transistores compostos, foi realizado visando a implementação monolítica em tecnologia 0,35 ?m CMOS da fabrica Austriamicrosystems. Os protótipos fabricados foram medidos e os resultados comparados com o esperado por simulação
Abstract: This work presents the study and design of current-feedback amplifiers (CFA).It is analyzed the main characteristics of a CFA as it compares to a typical voltage feedback amplifier (VOA). It was attempted to clarify in which applications the first mentioned cell excels at and why it can serve as an important tool for the designers. Throughout the analysis, the main difficulties regarding the implementation of the cell using CMOS technology are highlighted and the solutions proposed by the literature exposed. Those characteristics restrain the conception of CMOS commercials CFAs. One of the primary obstacles for the implementation of current-feedback amplifiers using CMOS technology is the low transconductance of the transistors. The literature proposes the use of cells with internal feedback in order to solve this issue [1].However, the proposed cell has a severe trade-off between transconductance and frequency bandwidth. This work provides its contribution to the literature by proposing two methods to loosen this trade-off. Using the proposed modification, it was obtained 3.25 times the original bandwidth while maintaining all of its native DC characteristics. The design of two topologies was carried out using monolithic Austriamicrosystems0.35?m CMOS technology; one based on the topology of the first commercialized monolithic CFA and the other using compound transistors. The produced prototypes were measured and the results compared with expected by simulation
Mestrado
Eletrônica, Microeletrônica e Optoeletrônica
Mestre em Engenharia Elétrica
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Wilson, David. "Characterisation of bipolar parasitic transistors for CMOS process control." Thesis, University of Edinburgh, 1992. http://hdl.handle.net/1842/11585.
Full textAbstract:
In integrated circuit manufacture, in particular, quality assurance, QA, is increasing rapidly in importance and in this research methods are developed and assessed which will assist with this. A review of current IC manufacturing is presented and CMOS technology shown to be dominant with BiCMOS seen to be a growth area. The role of Statistical Process Control, SPC, and the end for QA is also reviewed. This thesis addresses the problem and has defined some new techniques for the process control of a standard CMOS process. The approach is a novel one employing the concept of parasitic bipolar transistor test structures as a process control tool for present day CMOS circuits and, even more importantly, for BiCMOS devices. Test chip design and manufacture for the project are presented and the techniques proposed include: a) characterisation of parasitic JFETs to provide well depth information electrically b) the use of parasitic lateral bipolar transistors to estimate the sideways diffusion component associated with MOS transistors fabricated in a CMOS process c) the use of parasitic bipolar test structures to evaluate CMOS process uniformity. They provide useful parameters for processcontrol and, in some cases, have even been demonstrated to be more sensitive to CMOS process non-uniformities than those extracted from MOS devices themselves. Also process control information for today'sCMOS processes and an insight into the control of future BiCMOS processes.
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Voisin, Benoit. "Contrôle d'électrons et de dopants uniques dans des transistors silicium." Thesis, Grenoble, 2013. http://www.theses.fr/2013GRENY067/document.
Full textAbstract:
Les récents progrès de fabrication des transistors en silicium-sur-isolant concernent la réduction de leurs dimensions, qui atteignent désormais quelques dizaines de nanomètres, et l'amélioration des contacts. Cela permet l'étude des premiers électrons du canal à basse température. Ceux-ci sont confinés dans les coins du nanofil, où le champ électrique est le plus intense. La dégénérescence de vallée du silicium est alors levée, donnant lieu à un singulet comme état à deux électrons de plus basse énergie en champ magnétique nul. La proximité de contacts quasi-métalliques permet l'étude des interactions entre ces électrons confinés et les électrons de la bande de conduction des contacts à travers l'effet Kondo et le Fermi-edge singularity.D'autre part les dopants, ingrédients essentiels de la fabrication de ces transistors, offrent naturellement une levée de dégénérescence de vallée de par leur fort potentiel de confinement. En variant le champ électrique transverse, nous étudions l'influence de l'environnement complexe sur l'ionisation d'un dopant selon sa position dans le canal. Nous avons ensuite réalisé le premier transistor à atomes couplés, où le transport est contrôlé par l'alignement des niveaux de deux atomes en série, facilitant la spectroscopie: nous mesurons une séparation entre les deux premiers états d'un dopant de l'ordre de 10 meV, un ordre de grandeur plus grand que celle des premiers électrons de la bande de conduction. Cette séparation permet de manipuler les états électroniques dans le régime de la dizaine de gigahertz. Une expérience d'interférométrie à un électron entre deux dopants est réalisée, ouvrant la voie vers des manipulations cohérentes dans des systèmes à dopants uniquesRecent progress in Silicon-On-Insulator transistors fabrication have concerned a dimensions reduction, up to a few tens of nanometers, and an improvement of the leads. This allows to study the few electrons regime at low temperature. These latter are confined in the corners of the nanowire, where the electric field is maximized. This leads for the silicon valley degeneracy to be lifted, with a singlet for the two-electron ground state at zero magnetic field. We also investigate the interactions between these confined electrons and the electrons of the contacts conduction bands, with the Kondo effect and the Fermi-edge singularity.The dopants, essential ingredients of the transistors fabrication, naturally lift the valley degeneracy thanks to their deep confinement potential. First, by tuning the transverse electric field, we investigate the influence of the complex environment on a donor's ionization according to its position in the nanowire. We then realized the first Coupled-Atom Transistor, where the transport is controlled by the alignment of the ground states of two dopants placed in series. We could measure an energy splitting between the two first states of the order of 10 meV, one order of magnitude larger than that of the first electrons of the conduction band. This large separation allows to manipulate the electronic states in the ten's gigahertz regime. We induce one-electron interferences between the ground states of the two dopants, opening the way towards coherent electron manipulations in dopant-based devices
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Di, Gilio Thierry. "Etude de la fiabilité porteurs chauds et des performances des technologies CMOS 0. 13 µm-2nm." Aix-Marseille 1, 2006. http://theses.univ-amu.fr.lama.univ-amu.fr/2006AIX11024.pdf.
Full textAbstract:
Ces travaux sont consacrés à l'étude de la dégradation des transistors MOSFETs de la génération 130nm-2nm, soumis aux injections de porteurs énergétiques générés par les champs électriques élevés. Les méthodes de vieillissement et de caractérisation sont adaptées pour cette technologie. Une étude comparative des mécanismes de dégradations mis en jeu est ensuite réalisée sur des technologies antérieures afin de mettre en évidence l'évolution de ces mécanismes. Ces résultats sont utilisés pour l'évaluation de la durée de vie des dispositifs dans leur fonctionnement normal. Nous adaptons ces techniques d'extrapolation aux modes de défaillances relevés
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Colin, Davy. "Commande optique intégrée en technologie CMOS pour les transistors de puissance." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT105/document.
Full textAbstract:
Le mémoire de thèse est structuré en 3 chapitres. Le 1er chapitre présente le contexte de forte vitesse de commutation et de forte intégration en électronique de puissance, dans lequel s’inscrit cette thèse. Les fonctions et les enjeux de l’organe de commande rapprochée (« gate driver ») sont présentés. L’intégration du gate driver en technologie CMOS AMS 0.18 µm HV est présentée puis, plus particulièrement, l’intégration des fonctions optiques. Le 2e chapitre concerne l’étude de la transmission et de la modulation des charges à travers la barrière d’isolation optique. Un amplificateur en courant configurable a été dimensionné afin de pouvoir faire varier la résistance de grille. Une alimentation optique est intégrée en technologie AMS H18, comprenant une cellule PV et un convertisseur DC/DC à capacités commutées. Dans le 3e chapitre, 2 approches ont été développées pour la transmission du signal, la transmission dite en bande de base où les ordres de commande optiques sont l’image directe de la modulation en largeur d’impulsion (MLI), et la transmission dite numérique série où les changements d’état sont envoyés avec une trame haute fréquence. Un circuit de gestion logique et une horloge interne ont été conçus. La transmission numérique permet l’envoi d’information telle que la configuration de la résistance de grille. Le dimensionnement des circuits prend en compte une large plage de température de fonctionnement (-40°C à 140 °C), ainsi que les contraintes dues à l’alimentation optique (variation de la tension d’alimentation) et à l’alignement optique (variation du photo-courant généré)The thesis dissertation is composed of 3 chapters. The 1st chapter introduces the thesis context of fast switching transients and highly integrated power electronics circuits. The functions and the issues of the close gate driver are presented. The gate driver is integrated in the AMS 0.18 µm technology with its optical functions. The second chapter deals with the transmission and modulation of the gate driver charge through the optical isolation barrier. A configurable buffer is designed in order to modulate the gate resistance value. An optical supply including a PV cell and a switched capacitors DC/DC converter is integrated. In the third chapter, two approaches are developed for the gate signal transfer. For the baseband analog transmission, the optical signal is a direct image of the pulse width modulation (PWM) signal whereas in the digital series transmission, only the commutation orders are transmitted in a high frequency frame. A logic circuit and an integrated clock are designed. The digital transmission allowed the transfer of information such as the gate resistance configuration. Large temperature range (-40°C to 140°C), optical supply constraints (supply voltage deviation) and optical alignment (photocurrent value deviation) are considered for the integrated circuits design
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Arreguit, Xavier. "Compatible lateral bipolar transistors in CMOS technology : model and applications /." [S.l.] : [s.n.], 1989. http://library.epfl.ch/theses/?nr=817.
Full text
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Chunda, Jaime P. "Low voltage operational amplifier using parasitic bipolar transistors in CMOS." Thesis, Monterey, Calif. : Springfield, Va. : Naval Postgraduate School ; Available from National Technical Information Service, 1995. http://handle.dtic.mil/100.2/ADA303882.
Full text
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Sepke, Todd C. (Todd Christopher) 1975. "Investigation of noise sources in scaled CMOS field-effect transistors." Thesis, Massachusetts Institute of Technology, 2002. http://hdl.handle.net/1721.1/87824.
Full textAbstract:
Thesis (S.M.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2002.MIT Institute Archives hard copy: p. 101-102 bound 102-101; p. 102 blank.
Includes bibliographical references (p. 97-101).
by Todd C. Sepke.
S.M.
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Girardi, Alessandro Gonçalves. "Automação do projeto de módulos CMOS analógicos usando associações trapezoidais de transistores." reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 2007. http://hdl.handle.net/10183/11474.
Full textAbstract:
A metodologia de projeto semi-customizado usando associações trapezoidais de transistores (TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico- digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva.O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS (Metal- Oxide-Semiconductor), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T (TST - T-Shaped Transistor). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs (associações trapezoidais de transistores), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações.The semi-custom design methodology using trapezoidal associations of transistors (TATs) is specially viable for the design of mixed-signal integrated circuits. Several works have been developed demonstrating examples of applications that generated good results using this methodology. However, there is a lack of specific CAD tools able to automate the synthesis procedure. In order to fill this need, the LIT tool was developed. LIT is a CAD tool specialized in layout generation of analog cells using associations of transistors. The main challenge is the choice of the correct equivalent association for a given single transistor, in such a way that negative effects related to this substitution are minimized. The most adequate choice is not a direct and intuitive task, because many options of associations exist. The goal of this work is to develop a tool for the aid of analog circuits design using series-parallel associations of MOS transistors, from circuit sizing phase to layout description. Total time and costs can be reduced with this tool. Moreover, design for manufacturability is also improved through layout regularity. A new concept of associations of transistors is introduced: the T-Shaped Transistor (TST). The main characteristic of this association is its trapezoidal format, but with no limit on the sizes of unit transistors, which were fixed in previous works about TATs (Trapezoidal Associations of Transistors). Then, one or two more free variables are available to the designer, giving him the possibility to work with up to four dimensions for the TSTs. A model of this kind of association is developed in this work, since it is needed to prevent or minimize second order effects that degrade circuit performance. Experimental comparison with simulations are also presented.
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Guérin, Chloé. "Etude de la dégradation par porteurs chauds des technologies CMOS avancées en fonctionnement statique et dynamique." Aix-Marseille 1, 2008. http://www.theses.fr/2008AIX11041.
Full textAbstract:
La miniaturisation des dernières technologies s’est effectuée à tension d’alimentation quasi constante. Cela se traduit par une augmentation du champ latéral du transistor MOSFET. Un risque important réapparaît en terme de fiabilité : la dégradation par porteurs chauds (HC). Pour garantir le meilleur compromis entre fiabilité et performance, il est important de comprendre toutes les causes physiques de la dégradation par porteurs chauds. Grâce à une étude menée pour des conditions de polarisation et de température variées, sur différentes épaisseurs d’oxyde et longueurs de canal, nous avons mis en place un formalisme physique s’appuyant à la fois sur l’énergie et le nombre de porteurs. Cette double dépendance se traduit par une compétition entre trois modes de dégradations, dominant chacun à leur tour en fonction de la gamme d’énergie des porteurs. A forte énergie, la dégradation s’explique par l’interaction d’un seul porteur avec une liaison Si-H (mode 1). Mais quand l’énergie des porteurs diminue, leur nombre est prépondérant tout d’abord pour l’interaction entre porteurs EES (mode 2) et surtout à très basse énergie, où nous avons montré que la dégradation peut être importante à cause d’interactions multiples entre les « porteurs froids » du canal et les liaisons d’interface (mode 3). On parle alors d’excitation multivibrationnelle des liaisons. Ce nouveau modèle assure une meilleure extrapolation de la durée de vie dans les conditions nominales. Appliqué à la dégradation sous signaux digitaux, il permet une estimation rigoureuse du rapport entre les dégradations en courant alternatif et continu (AC-DC) ainsi que l’élaboration de nouvelles consignes concernant les effets de fréquence, de charge et de temps de montée des signaux. Enfin, intégré au simulateur de Design-in Reliability, il autorise une simulation précise de la dégradation par porteurs chauds de blocs de circuitsIn the last technologies, dimension reduction is performed at constant bias which means an increase of the MOSFET lateral electrical field. Reliability risks in term of hot carriers are coming back. It is very important to understand the hot carrier degradation physical root causes to insure the best compromise between performance and reliability. After studying numerous stress biases, temperatures, oxide thicknesses and lengths, we established a new physical formalism based on both carrier energy and number. This double effect translates in a three degradation mode competition dominated by each of the modes depending on the energy range. At high energy, the degradation is due to a single carrier interaction with Si-H bonds (mode 1). But when the energy decreases, carrier number begins to dominate first trough Electron-Electron interactions (mode 2) and particularly at very low energy where we put forward that degradation increases due to bond multiple vibrational excitation with cold carriers (mode 3). This new modelling allows a better lifetime extrapolation at nominal biases. Applied to degradation under digital signals, it also enables a rigorous estimation of the degradation ratio between alternative and continuous current (AC-DC). Then new design guidelines concerning frequency, fanOut and rise time have been evidenced. Finally, this new modelling is now included in Design-in Reliability simulators to know precisely circuit bloc hot carrier degradation
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Massingham, John William. "A design technique for mixed ECL and CMOS circuitry." Thesis, University of Aberdeen, 1994. http://ethos.bl.uk/OrderDetails.do?uin=uk.bl.ethos.241357.
Full textAbstract:
In this thesis, the principles of mixing ECL and CMOS technologies have been investigated with the intention of increasing the operating speed of synchronous systems. To achieve this, the design will be primarily CMOS based with the critical path implemented in ECL to reduce the delay and hence improve the execution time. Logic conversion circuitry between the two technologies has been designed, with the CMOS-ECL conversion circuit being a simple enhancement of the basic ECL current switch and ECL-CMOS translation being achieved with 0.5ns using a "double inverter circuit". To reduce the power dissipation of the ECL circuitry, a power control circuit has been incorporated which enables the ECL circuitry when the critical path is required and disables it, to save power, when the instructions to be evaluated are non critical. To further reduce the power consumption of the ECL circuitry and decrease the execution time, a BiCMOS active pull down circuit has been added. The active pull down circuit replaces the resistor in the traditional emitter follower configuration, reducing the power loss and matching the gate fall time to the rise time. A mixed ECL and CMOS technology ripple adder, utilising all of these features, has been designed and simulated using HSPIC. The inputs to be added are from CMOS registers and the output sum is returned to CMOS registers but within the circuit, the carry ripple is implemented in ECL. The performance is comparable with an ECL adder whilst using less than a third of the power and with larger, more complex systems, the mixed technology concept is estimated to actually be faster than ECL.
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Rigaud, Fabrice. "Etude et conception des structures de test et méthodes d'analyse pour les technologies CMOS." Aix-Marseille 1, 2010. http://www.theses.fr/2010AIX1A083.
Full textAbstract:
Dans la course à la réduction des tailles de transistor, il devient de plus en plus difficile d'obtenir de bons rendements. Le but de cette thèse est de proposer des outils pour accélérer la montée en rendement des technologies CMOS. Ces outils passent par la conception de structures de test, associées à des méthodes de test et d'analyse de résultat. Trois types de structure sont ainsi étudiés : des TEG logiques, une macro-cellule de test et une TEG hybride. Les TEG logiques étudiées sont composées de chaines d'inverseurs et permettent ainsi de détecter les défauts et les variations du procédé de fabrication. La macro-cellule de test étudiée comporte un plan mémoire SRAM qui est capable d'osciller. Le mode mémoire SRAM permet de détecter et de localiser des défauts présents sur le plan mémoire. Le mode oscillation permet, grâce à différentes configurations d'interconnections des points mémoire, de caractériser les variations du procédé de fabrication. La dernière structure proposée est une TEG hybride composée de plusieurs oscillateurs en anneau avec différentes configurations de layout. Un bloc numérique est également implémenté, permettant de mesurer des fréquences d'oscillations jusqu'à 1,5GHz et de les restituer sur une sortie numérique. Une méthodologie d'analyse est alors développée dans le but d'obtenir les valeurs de paramètres préalablement choisis en fonction des fréquences d'oscillation. La méthode est dans un premier temps validée par simulation. Puis quelques plaquettes embarquant la TEG sont testées. Le test montre que l' apprentissage réalisé par simulation doit être reproduit sur silicium pour obtenir les résultats attendusBecause of the constant transistors size reduction, it becomes more and more difficult to obtain good yields. The aim of this work is to propose tools to speed up the yield ramp up of CMOS technologies. These tools consist of test circuit design, combined with test and analysis methods. Three kinds of test structure are analyzed in this work: logic TEG, a test macro-cell and a hybrid TEG. The analyzed logic TEG are compound of inverter chains and allow to detect defects and process variations. Defects can also be localized in order to ease their analysis. The test macro-ceIl studied contains an "oscillating" SRAM memory array which is able to oscillate. The SRAM mode allows detecting and localizing of defects present on the memory array. In comparison with logic TEG, the probability to catch defects is more important thanks to the structure size. The oscillating mode allows, thanks to different interconnection configurations of memory cells, to characterize process variations. The last proposed structure is a hybrid TEG which consists of several ring oscillators with different layout configurations. A numeric bloc is also embedded, allowing to measure oscillating frequencies up to 1. 5GHz and to restitute them on a numeric output. An analysis method is then developed in order to retrieve values of parameters previously chosen as a function of oscilIating frequencies. Ln a fust time, the method is validated by simulation. Then, some wafers with the TEG embedded on are tested. The test shows tbat the learning performed by simulation has to be executed on silicon to obtain expected results
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Rossetto, Alan Carlos Junior. "Modeling and simulation of self-heating effects in p-type MOS transistors." reponame:Biblioteca Digital de Teses e Dissertações da UFRGS, 2018. http://hdl.handle.net/10183/186033.
Full textAbstract:
The complementary metal-oxide-semiconductor (CMOS) scaling process of the recent decades, coupled with new device structures and materials, has aggravated thermal problems and turned them into major reliability issues for deeply-scaled devices. As a consequence, the thermal transport dynamic and its impact on the device performance at submicron dimensions is established as a contemporary theme. In this context, a new selfconsistent electro-thermal particle-based device simulator for the study of self-heating effects in p-type metal-oxide-semiconductor field-effect transistors (MOSFETs) based in silicon is developed and presented. The electrical module of the tool utilizes the Ensemble Monte Carlo method to perform the charge transport, whereas the thermal module evaluates the non-isothermal temperature profiles by solving the phonon energy balance equations for both acoustic and optical phonon baths. These temperature profiles are fed back into the electrical module, which adjusts the carriers’ scattering rate accordingly, thus, properly accounting for the device current capability degradation. The developed tool proved to be suitable for sub-100 nm device simulations, and it was used to perform relevant case study simulations of 24-nm channel length bulk and fully-depleted siliconon- insulator (FD-SOI) MOSFETs. General device parameters extracted from the simulations are qualitatively in agreement with the expected behavior, as well as data from the literature, ensuring the proper operation of the tool. Electro-thermal simulations of bulk and FD-SOI devices provided both acoustic and optical phonon temperature profiles across the transistor structure, as well as the heat generation map and the device power dissipation. Some results were also extracted via Joule heating thermal model, and they are presented for comparison. The current degradation due to self-heating was found to be significant for FD-SOI devices, but very modest for bulk ones. At a fixed bias point of VD =VG = 1:5 V, for instance, bulk devices presented a current variation of as much as 0:75%, whereas for FD-SOI devices it reached up to 8:82% for Tgate = 400 K. Hot spot acoustic (lattice) and optical phonon temperatures were extracted as a function of the applied bias for both topologies. The lattice temperature rise, for instance, exceeded 10 K and 150 K over the heat sink temperature for bulk and FD-SOI transistors, respectively, observing the same bias point and gate temperature presented earlier. The particle-based nature of the tool is also suitable for the study of the impact of trap activity in MOSFETs and its interplay with self-heating effects. Simulations of charge traps were used to analyze the statistical distribution of the current deviations in 25-nm bulk MOSFETs due to traps. The simulations showed that these deviations are exponentially-distributed, as experimentally observed and reported in the literature. Electro-thermal simulations of charge traps in bulk and FD-SOI transistors revealed that the largest degradation on the device current occurs when the effects of self-heating and trap activity take place simultaneously. At lower biases, the impact of charge traps dominates the current degradation, whereas the self-heating component prevails for larger biases.
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Nafaa, Beya. "Etude du bruit électrique basse fréquence dans des technologies CMOS avancées." Thesis, Normandie, 2018. http://www.theses.fr/2018NORMC273/document.
Full textAbstract:
Les travaux réalisés pendant cette thèse se focalisent sur l'étude de transistors double grille UTBOX complètement délpétés fabriqués pour le nœud technologique 16 nm. Les performances de ces composants en courant continu et en fonction de la température ont été évaluées. Les pièges localisés dans le film de silicium ont été identifiés à l’aide de la spectroscopie de bruit basse fréquence, donnant ainsi la possibilité d'évaluer les étapes de fabrications afin de les optimiser. Un pic inhabituel de transconductance a été observé dans les caractéristiques de transfert obtenues à faibles températures (77 K et 10 K). Ce phénomène est plus probablement lié à un effet tunnel à travers des dopants diffusés à partir des extensions de source et drain dans le canal. Le mécanisme de transport quantique relié à la dégénérescence de niveaux d'énergie dans la bande de conduction a été mis en évidence à température cryogéniques et à très faibles polarisations. Une nouvelle approche théorique valide en inversion modérée a été développée pour les modèles de fluctuations de mobilité et de fluctuations de mobilité corrélés aux fluctuations du nombre de porteurs. Les résultats indiquent que le changement du mécanisme de transport des porteurs est accompagné par un changement du mécanisme du bruit en 1/fThe work done during this thesis focuses on the study of fully depleted double gate UTBOX transistors manufactured for the 16 nm technology node. The performances of these components in DC and as a function of temperature were evaluated. The traps located in the silicon film have been identified using low frequency noise spectroscopy, giving the possibility of evaluating the manufacturing steps in order to optimize them. An unusual peak of transconductance was observed in the transfer characteristics obtained at low temperatures (77 K and 10 K). This phenomenon is most likely related to a tunneling effect through dopants scattered from the source and drain extensions in the channel. The quantum transport mechanism related to the degeneracy of energy levels in the conduction band has been demonstrated at cryogenic temperatures and at very low polarizations. A new theoretical approach valid in moderate inversion has been developed for models of mobility fluctuations and mobility fluctuations correlated with the number of carriers fluctuations. The results indicate that the change in carrier transport mechanism is accompanied by a change in the 1 / f noise mechanism
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Ross, Kyle Gene. "Distributed amplifier circuit design using a commercial CMOS process technology." Thesis, Montana State University, 2006. http://etd.lib.montana.edu/etd/2006/ross/RossK0806.pdf.
Full text
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Merhej, Mouawad. "Intégration 3D des transistors à nanofils de silicium-germanium sur puces CMOS." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT050.
Full textAbstract:
Les travaux de cette thèse portent sur l’idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l’intérieur des tranchées d’oxyde peut être utilisée dans l’optique d’une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d’un transistor MOS dans les niveaux supérieurs d’une puce CMOS tout en respectant le budget thermique, et sans avoir recours à des étapes de collage de puces. Au cours de ce projet de recherche, nous nous sommes intéressés en premier lieu au développement et à l’optimisation du procédé « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchées d’oxyde directement sur un substrat SiO2/Si. À part de cette technique d’intégration, nous avons aussi utilisé la technique de diélectrophorèse pour orienter et localiser des nanofils dispersés dans une solution liquide entre des électrodes prédéfinies. Les résultats de ces études ont permis en premier lieu de fabriquer des transistors à canaux nanofils sur l’oxyde, avec un objectif final de montrer la possibilité d’établir un transistor dans le BEOL d’une puce CMOSThe work of this thesis deals with the idea of demonstrating that the growth of nanowires between two predefined electrodes and more particularly the horizontal growth inside the oxide trenches can be used in the context of a 3D integration. This would help to directly manufacture the active semiconductor layers of a MOS transistor in the upper levels of a CMOS chip while respecting the thermal budget, and without resorting to chip bonding steps. During this project, we focused on the development and optimization of the "nanodamascene" process implemented to guide SiGe nanowires in oxide trenches directly on SiO2/Si substrate. Apart from this integration technique, we have also used the dielectrophoresis technique to orient and localize nanowires dispersed in a liquid solution between predefined electrodes. The results of these studies made it possible in the first place to manufacture nanowire channel transistors on the oxide, with a goal of which will be to demonstrate the possibility of establishing a transistor in the BEOL of a CMOS chip
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Leroux, Charles. "Contribution à l’étude du phénomène de LATCH-UP dans les technologies CMOS." Lyon, INSA, 1988. http://www.theses.fr/1988ISAL0071.
Full textAbstract:
Ce travail traite de l'analyse du phénomène de latch-up dans les technologies CMOS. Ce phénomène est dû à la présence d'une structure PNPN parasite entre l'alimentation du s circuit et la masse, et cette structure est susceptible de passer de son état forte impédance habituel à un état faible impédance (quelques ohms). Cette étude s'est concrétisée par la mise au point d'une méthodologie de test qui permet d'identifier le phénomène. Un modèle analytique a été développé. Il prend en compte l'aspect tridimensionnel des résistances de cette structure, la forte injection et ses conséquences. ·Enfin, un nouvel élément a été introduit, il permet d'expliquer le maintien du phénomène. Ce modèle sans paramètre d'ajustement donne de bons résultats par rapport à l'expérience. Une stratégie d'optimisation des technologies, vis à vis du latch-up a été également définie. Elle s'est traduite par la réalisation d'un lot pour lequel des structures à faible distance d'isolation entre sources de transistors de type opposé (quatre microns), ont une tension de maintien supérieure à la tension d'alimentation (cinq volts).
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Brihoum, Mélissa. "Miniaturisation des grilles de transistors : Etude de l'intérêt des plasmas pulsés." Thesis, Grenoble, 2013. http://www.theses.fr/2013GRENT073.
Full textAbstract:
L'industrie de la microélectronique s'appuie sur l'évolution constante de la miniaturisation des transistors. D'ici 2016, cette industrie atteindra le nœud technologique 16 nm dans lequel il faudra être capable de graver des structures de dimensions nanométrique ayant de très forts facteurs d'aspect. Cependant, les procédés de gravure actuels montrent de sérieuses limitations en termes de contrôle des profils et des dimensions critiques lorsqu'il faut graver de telles structures. Les problèmes rencontrés sont liés d'une part à des limitations intrinsèques des procédés plasmas et d'autre part à l'apparition de nouveaux phénomènes lorsque la dimension des structures à graver devient nanométrique. Dans le cadre de cette thèse, un nouveau mode de fonctionnement des sources à plasma est étudié pour développer des procédés de gravure adaptés aux prochaines générations de circuits intégrés : les plasmas modulés en impulsions courtes. Les premiers travaux réalisés s'appuient sur de puissantes techniques d'analyses du plasma (spectroscopie d'absorption VUV, sonde de flux ionique, analyseur électrostatique) dans le but de mettre en évidence l'impact des paramètres de la modulation en impulsion du plasma sur ses caractéristiques physicochimiques (flux et énergie des radicaux et des ions). Ces diagnostics ont tout d'abord permis de définir très clairement les conséquences de la modulation en impulsion du plasma sur les flux de radicaux réactifs qui bombardent le substrat : le rapport de cycle est LE paramètre clé pour contrôler la chimie du plasma car il permet de contrôler le taux de fragmentation du gaz par impact électronique. Dans un second temps, nous avons également démontré que dans les plasmas électronégatifs et pour une puissance RF de polarisation donnée, l'énergie des ions augmente lorsque le rapport de cycle diminue. Fort de ces connaissances fondamentales sur les plasmas, des analyses des surfaces (XPS, MEB, Raman…) ont permis de comprendre les mécanismes mis en jeux lors de l'interaction plasma- surface. Ainsi, il a été possible de développer des procédés de gravure pulsés pour plusieurs étapes de la grille de transistor (prétraitement HBr, gravure du Si-ARC, gravure du pSi). Les prétraitements HBr sont incontournables pour réduire la rugosité de bord de ligne de transistor. Lors de cette étape, une couche riche en carbone limite l'effet bénéfique des UV du plasma sur la diminution de la rugosité. Grâce à l'utilisation des plasmas pulsés, l'origine de cette couche a été mise en évidence : elle résulte du dépôt sur les motifs d'espèces carbonées non volatiles issues de la photolyse de la résine qui sont relâchées dans le plasma. Dans ce système bicouche, les contraintes de la couche carbonée dure vont se relaxer dans le volume mou de la résine par phénomène de « buckling » qui se traduit par une hausse de la rugosité de bord de ligne. Nous avons montré que cela peut être évité en minimisant l'épaisseur de cette couche, ce qui peut être obtenu notamment en pulsant le plasma. La gravure de la couche anti-réflective Si-ARC qui sert de masque dur et celle de la grille en poly Silicium reposent sur l'utilisation de plasmas fluorocarbonés. Mais dans ce type de plasma, la production de précurseurs pour la polymérisation est diminuée quand le plasma est pulsé, conduisant à une perte de sélectivité et d'anisotropie. Les plasmas synchronisés pulsés ne sont donc pas de bons candidats pour les étapes de gravure considérées. Pour pallier à ce problème, un autre mode de polarisation a été étudié : les plasmas pour lesquels seule la puissance de polarisation est pulsée. Dans le cas de la gravure du Si-ARC, il est possible d'obtenir des profils très anisotropes avec une sélectivité vis-à-vis de la résine nettement améliorée. Pour la gravure du Silicium, les effets d'ARDE ont pu être diminués tout en améliorant la sélectivité. Ces résultats sont très encourageantsMicroelectronics industry is based on the continuous transistor downscaling. By the year 2016, the 16nm technological node would be achieved, so that structures with nanometric dimensions and high aspect ratio would have to be etch. However, traditional etching processes shows major limitations in terms of pattern profiles control and critical dimensions when such structures have to be etch. The encountered problems are related directly to intrinsic limitations of plasmas processes but also to the emergence of new phenomena’s when the dimensions of structures to etch become nanometric. In the framework of this thesis, a new strategy to produce plasma has been evaluated to develop etching plasmas processes adapted to next integration circuit generations: the pulsed plasmas. Over a first phase, the impact of plasma pulsing parameters (frequency and duty cycle) on the plasma physico-chemical characteristics has been highlight. This has been achievable thanks to advanced plasma analyse techniques (VUV broad band absorption spectroscopy, ion flux probe, retarding electrical field analyser…) developed to allow time resolved measurements. For the neutral flux, diagnostics have revealed that duty cycle is THE key control knob to tune the plasma. Indeed, a low duty cycle leads to reduced parent gas fragmentation and thus a reduced chemical reactivity. On the other hand, in electronegative plasmas and for constant RF power, we have demonstrated that ion energy is considerably increased when the ions flux is decreased (i.e. when the duty cycle is decreased). Then, surface analyses (XPS, SEM, Raman spectroscopy…) brought out the mechanisms involved during the plasma-surface interaction. Deeper comprehension of impact of pulsing parameters enables to develop pulsed plasmas processes more easily. These works are focused on the top of the transistor gate and deal with the following steps: HBr cure, Si-ARC etching, poly-silicon etching. HBr cure is an essential pre-treatment of the 193 nm photoresist to decrease the Line Width Roughness (LWR) of transistor gate. During this step, a carbon rich layer is formed on the surface of the resist pattern and degrades the beneficial action of UV plasma light on LWR reduction. Thanks to use of pulsed plasmas, the origin of this carbon rich layer has been highlight: UV induced modifications in polymer bulk lead to outgassing of volatiles carbon-based products in the plasma. These carbon containing moieties are fragmented by electron impact dissociation reaction in the plasma, which create sticking carbon based precursors available for re-deposition on the resist patterns. The impact of this layer on the LWR and resist pattern reflow is studied, and a possible mechanical origin (i.e. buckling instabilities) is highlighted. Finally, we showed that the use of pulsed HBr curing plasma allows to reduce and control the thickness of the graphite-like layer and to obtain LWR reduction that are comparable to VUV treatment only. The Si-ARC layer, used as hard mask, and the poly-silicon gate etching are based on the use of fluorocarbon plasmas. However, in these plasmas, the production of radicals enable for the polymerisation is decreased when the duty cycle is reduced. It leads to loss of both anisotropy and selectivity. Synchronised pulsed plasmas are then not adapted to such etching processes. To overcome this problem, a new way to produce plasma has been studied: the ICP source power is maintained constant and only the bias power is pulsed. Regarding Si-ARC etching, very anisotropic profiles are obtained and the Si-ARC to resist selectivity is enhanced while pulsing the rf bias to the wafer. In the case of poly-silicon etching, the ARDE effects are significantly reduced while the selectivity regarding the oxide is improved. These results are very promising for the development of polymerising plasmas processes
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Jouvet, Nicolas. "Intégration hybride de transistors à un électron sur un noeud technologique CMOS." Phd thesis, INSA de Lyon, 2012. http://tel.archives-ouvertes.fr/tel-00863770.
Full textAbstract:
Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc.
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Dideban, Daryoosh. "Statistical modelling of nano CMOS transistors with surface potential compact model PSP." Thesis, University of Glasgow, 2012. http://theses.gla.ac.uk/3257/.
Full textAbstract:
The development of a statistical compact model strategy for nano-scale CMOS transistors is presented in this thesis. Statistical variability which arises from the discreteness of charge and granularity of matter plays an important role in scaling of nano CMOS transistors especially in sub 50nm technology nodes. In order to achieve reasonable performance and yield in contemporary CMOS designs, the statistical variability that affects the circuit/system performance and yield must be accurately represented by the industry standard compact models. As a starting point, predictive 3D simulation of an ensemble of 1000 microscopically different 35nm gate length transistors is carried out to characterize the impact of statistical variability on the device characteristics. PSP, an advanced surface potential compact model that is selected as the next generation industry standard compact model, is targeted in this study. There are two challenges in development of a statistical compact model strategy. The first challenge is related to the selection of a small subset of statistical compact model parameters from the large number of compact model parameters. We propose a strategy to select 7 parameters from PSP to capture the impact of statistical variability on current-voltage characteristics. These 7 parameters are used in statistical parameter extraction with an average RMS error of less than 2.5% crossing the whole operation region of the simulated transistors. Moreover, the accuracy of statistical compact model extraction strategy in reproducing the MOSFET electrical figures of merit is studied in detail. The results of the statistical compact model extraction are used for statistical circuit simulation of a CMOS inverter under different input-output conditions and different number of statistical parameters. The second challenge in the development of statistical compact model strategy is associated with statistical generation of parameters preserving the distribution and correlation of the directly extracted parameters. By using advanced statistical methods such as principal component analysis and nonlinear power method, the accuracy of parameter generation is evaluated and compared to directly extracted parameter sets. Finally, an extension of the PSP statistical compact model strategy to different channel width/length devices is presented. The statistical trends of parameters and figures of merit versus channel width/length are characterized.
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Morgan, Katrina. "Radiation effects and reliability of dielectrics in CMOS transistors and resistive memories." Thesis, University of Southampton, 2015. https://eprints.soton.ac.uk/381509/.
Full textAbstract:
Many industries heavily rely upon advances in electronic devices. As development of electronics continues, new structures and new materials are being utilised. The reliability of these new technologies therefore need to meet the same high levels as the traditional technologies that they are replacing. Industries such as space and nuclear in particular, face an additional challenge affecting the reliability of their electrical devices; radiation. Ionizing radiation in particular can damage dielectric layers in devices such as metal-oxide-semiconductor (MOS) transistors and resistive memories. In either case, controlling the radiation effects of dielectrics is essential for the reliability of these devices. High-k MOS capacitors have been fabricated, analysed and irradiated and compared to a reference silicon dioxide MOS capacitor. Hafnium oxide and aluminium oxide were used for the dielectric layer, with Al and TiN used for the top electrode. C-V measurements indicated the high quality of the TiN=HfO2=Si structure in particular, with an interfacial equivalent oxide thickness (EOT) of less than half the total EOT of 1.9 nm. The TiN=HfO2=Si capacitor showed superior capacitance and leakage current properties when compared to silicon dioxide capacitors verifying the successful fabrication of high quality, high-k MOS capacitors. The ionizng radiation results showed a voltage shift of less than 100 mV up to 3 Mrad(Si) for the TiN=HfO2=Si capacitors. These radiation hardness levels are in the same order of magnitude as silicon dioxide structures. High-k dielectrics can therefore be used as a replacement for silicon dioxide gate oxides without decreasing the radiation hardness of the device, whilst simultaneously achieving reduced leakage current. Two types of TiN/HfOx/TiN resistive memory cells have been fabricated where the top 200 nm TiN electrode has been deposited by two different sputtering methods; reactive, using a titanium target in a nitrogen environment, and non-reactive, using a titanium nitride target. Characterization of the materials shows that the reactive TiN is singlephase stoichiometric TiN with a sheet resistance of 7/square. The non-reactive TiN has a sheet resistance of 300/square and was found to contain significant amounts of oxygen. The resistive switching behaviour differs for both memory cells. The reactive stoichiometric TiN device results in bipolar switching with a ROFF/RON ratio of 50. The non-reactive TiN results in unipolar switching with a ROFF/RON ratio of more than 103. These results show that an oxygen rich layer between the top electrode and insulator affects the ROFF value. It supports the theory of oxygen vacancies leading to the formation of conductive filaments. Resistive random access memory based on TiN/HfOx/TiN has been fabricated, with the stoichiometry of the HfOx layer altered through control of atomic layer deposition (ALD) temperature. Sweep and pulsed electrical characteristics were extracted before and after 60Co gamma irradiation. Monoclinic HfOx deposited at 400 °C did not result in resistive switching. Deposition at 300 °C and 350 °C resulted in cubic HfOx which switched successfully.
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Widiez, Julie. "Etude, fabrication et caractérisation de transistors CMOS double grille planaires déca-nanométriques." Grenoble INPG, 2005. http://www.theses.fr/2005INPG0144.
Full textAbstract:
Les transistors MOSFETs sont les piliers de l'industrie des micro- et nano-technologies. Depuis plus de 40 ans, la réduction des dimensions du transistor a permis la croissance exponentielle de cette industrie. Cependant, aujourd'hui, le transistor MOS conventionnel sur substrat massif se heurte à des limitations physiques. Pour prolonger la vie du transistor MOS deux voies sont étudiées : l'introduction de nouveaux matériaux et de nouvelles architectures. L'architecture à plusieurs grilles est reconnue comme l'alternative la plus prometteuse pour atteindre les spécifications des derniers nœuds technologiques. Dans ce contexte, ce travail porte sur l'étude, la fabrication et la caractérisation de transistors double grille (DG) planaires de dimensions déca-nanométriques. Pour la première fois, nous avons démontré l'intégration de transistors DG planaires à grille métallique jusqu'à 10nm de longueur de grille. La fabrication des transistors DG planaires auto-alignés et non auto-alignés est détaillée. Une caractérisation électrique approfondie permet de montrer le fort potentiel de cette architecture en termes de contrôle électrostatique, de courant débité et de mobilité. La co-intégration avec des transistors simple grille facilite la comparaison. Par une étude du couplage électrostatique, nous démontrons que le désalignement des grilles a un impact négatif sur les caractéristiques sous le seuil des transistors. Finalement, une étude approfondie est portée sur la grille métallique en nitrure de titane TiN et en siliiure de tungstène WSixMOSFETs are the main elements of the micro and nano technology industry. During the last 40 years, the rapid cadence of the MOSFET scaling has allowed the exponential growth of this industry. Today, the classical bulk MOSFET show fundamental limits. Two avenues are pursuing to extend the MOSFET life: new materials and new transistor structures. The multiple gate architecture is one of the most promising solutions to extend CMOS down to the 22nm node. In this context, this work deals with the study, fabrication and characterization of planar double gate (DG) CMOS transistors in the deca-nanometer range. For the first time, we demonstrate the integration of planar DG transistors with metal gate until 10nm gate length. The non-self aligned and the self-aligned DG transistor fabrication is detailed. An in-depth electrical characterization shows the high potential of the DG architecture in terms of electrostatic control, on-state current and mobility. The co-integration with single gate transistors makes easy the comparison. Through a coupling study, we demonstrate that the gate misalignment has a negative impact on subthreshold characteristics. Finally, a study is axed on the metal gate, particularly in TiN and WSix
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Mahooti, Rabe'eh. "A CMOS circuit generator using differential pass transistors for implementing Boolean functions." PDXScholar, 1988. https://pdxscholar.library.pdx.edu/open_access_etds/3805.
Full textAbstract:
This study uses differential pass transistor methodology for implementing and evaluating Boolean functions. The main goal is investigation of CMOS and nMOS approaches in pass transistor logic design. Pass-transistor logic is most effective in the implementation of Boolean functions when the vectors are in the same format. It has been demonstrated that nMOS pass transistor logic driven by a control signal voltage above the V dd level offers a significant improvement in speed. nMOS pass transistorsalso offer less area consumption in comparison to the CMOS approach.
The philosophy developed here has been used in the design of a program for the layout generation of pass transistor networks. This program has been applied to the design of a 4-to-1 multiplexer and an adder (sum and carry). The layout of the circuit sub-cell have been done using the program Magic, based on 3μ CMOS p-well technology.
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Rey-Tauriac, Yannick. "Etude et amélioration de la fiabilité des composants dédiés aux technologies bipolaire/CMOS/DMOS moyenne tension." Rennes 1, 2003. http://www.theses.fr/2003REN10020.
Full text
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Appaswamy, Aravind. "Operation of inverse mode SiGe HBTs and ultra-scaled CMOS devices in extreme environments." Diss., Georgia Institute of Technology, 2009. http://hdl.handle.net/1853/33970.
Full textAbstract:
The objective of this work is to investigate the performance of SiGe HBTs and scaled CMOS devices in extreme environments. In this work, the inverse mode operation of SiGe HBTs is investigated as a potential solution to the vulnerability of SiGe HBTs to single event effects. The performance limitations of SiGe HBTs operating in inverse mode are investigated through
an examination of the effects of scaling on inverse mode performance and optimization schemes
for inverse mode performance enhancements are discussed and demonstrated. In addition the
performance of scaled MOSFETs, that constitute the digital backbone of any BiCMOS technology, is investigated under radiation exposure and cryogenic temperatures.
Extreme environments and their effects on semiconductor devices are introduced in
Chapter 1. The immunity of 90nm MOSFETs to total ionizing dose damage under proton
radiation is demonstrated.
Inverse mode operation of SiGe HBTs is introduced in Chapter 2 as a potential radiation
hard solution by design. The effect of scaling on inverse mode performance of SiGe HBTs is
investigated and the performance limitations in inverse mode are identified.
Optimization schemes for improving inverse mode performance of SiGe HBTs are discussed in Chapter 3. Inverse mode performance enhancement is demonstrated experimentally in optimized device structures manufactured in a commercial third generation SiGe HBT BiCMOS platform. Further, a cascode device structure, the combines the radiation immunity of an inverse mode structure with the performance of a forward mode common emitter device is XIV discussed. Finally, idealized doping profiles for inverse mode performance enhancement is discussed through TCAD simulations.
The cryogenic performance of inverse mode SiGe HBTs are discussed in Chapter 4. A novel base current behavior at cryogenic temperature is identified and its effect on the inverse mode performance is discussed.
Matching performance of a 90nm bulk CMOS technology at cryogenic temperatures is
investigated experimentally and through TCAD simulations in Chapter 5. The effect of various
process parameters on the temperature sensitivity of threshold voltage mismatch is discussed.
The potential increase of mismatch in subthreshold MOSFETs operating in cryogenic
temperatures due to hot carrier effects is also investigated.
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Flachowsky, Stefan. "Verspannungstechniken zur Leistungssteigerung von SOI-CMOS-Transistoren." Doctoral thesis, Saechsische Landesbibliothek- Staats- und Universitaetsbibliothek Dresden, 2010. http://nbn-resolving.de/urn:nbn:de:bsz:14-qucosa-63136.
Full textAbstract:
Mit dem Erreichen der Grenzen der konventionellen MOSFET-Skalierung werden neue Techniken untersucht, um die Leistungsfähigkeit der CMOS-Technologie dem bisherigen Trend folgend weiter zu steigern. Einer dieser Ansätze ist die Verwendung mechanischer Verspannungen im Transistorkanal. Mechanische Verspannungen führen zu Kristalldeformationen und ändern die elektronische Bandstruktur von Silizium, so dass n- und p-MOSFETs mit verspannten Kanälen erhöhte Ladungsträgerbeweglichkeiten und demzufolge eine gesteigerte Leistungsfähigkeit aufweisen. Die vorliegende Arbeit beschäftigt sich mit den Auswirkungen mechanischer Verspannungen auf die elektronischen Eigenschaften planarer Silicon-On-Insulator-MOSFETs für Höchstleistungsanwendungen sowie mit deren Optimierung und technologischen Begrenzungen. Der Effekt der Verspannung auf die Bandstruktur von Silizium und die Ladungsträgerbeweglichkeit wird zunächst systematisch mit Hilfe der empirischen Pseudopotenzialmethode und der Deformationspotenzialtheorie untersucht. Verringerte Streuraten und kleinere effektive Massen als Folge der Aufspaltung der Energiebänder sowie von Bandverformungen sind der Hauptgrund für eine erhöhte Löcher- bzw. Elektronenbeweglichkeit. Die unterschiedlichen Konzepte zur Erzeugung der Verspannung werden kurz rekapituliert. Der Schwerpunkt der Untersuchungen liegt auf den verspannten Deckschichten, den Si1-xGex- bzw. Si1-yCy- Source/Drain-Gebieten, den verspannungsspeichernden Prozessen und den verspannten Substraten. Die starke Abhängigkeit dieser Verspannungstechniken von der Transistorstruktur macht die Nutzung numerischer Simulationen unabdingbar. So werden die Auswirkungen von Variationen der Transistorgeometrie sowie von Prozessparametern im Hinblick auf die Verspannung und die Drainstromänderungen der Transistoren neben den Messungen am gefertigten Transistor auch anhand numerischer Simulationen dargestellt und verglichen. Wesentliche Parameter für eine erhöhte Verspannung werden bestimmt und technologische Herausforderungen bei der Prozessintegration diskutiert. Die durchgeführten Simulationen und das erlangte Verständnis der Wirkungsweise der Verspannungstechniken ermöglichen es, das Potenzial dieser Verspannungstechniken für weitere Leistungssteigerungen in zukünftigen Technologiegenerationen abzuschätzen. Dadurch ist es möglich, die Prozessbedingungen und die Eigenschaften der fertigen Bauelemente im Hinblick auf eine gesteigerte Leistungsfähigkeit hin zu optimieren. Mit der weiteren Verkleinerung der Strukturgrößen der Bauelemente wird der zunehmende Einfluss der parasitären Source/Drain-Widerstände als Begrenzung der Effektivität der Verspannungstechniken identifiziert. Anschließend werden die Wechselwirkungen zwischen den einzelnen Verspannungstechniken hervorgehoben bzw. die gegebenenfalls auftretenden Einschränkungen angesprochen. Abschließend wird das Transportverhalten sowohl im linearen ohmschen Bereich als auch unter dem Einfluss hoher elektrischer Feldstärken analysiert und die deutlichen Unterschiede für die Leistungssteigerungen der verspannten n- und p-MOSFETs begründetAs conventional MOSFET scaling is reaching its limits, several novel techniques are investigated to extend the CMOS roadmap. One of these techniques is the introduction of mechanical strain in the silicon transistor channel. Because strain changes the inter-atomic distances and thus the electronic band structure of silicon, ntype and p-type transistors with strained channels can show enhanced carrier mobility and performance. The purpose of this thesis is to analyze and understand the effects of strain on the electronic properties of planar silicon-on-insulator MOSFETs for high-performance applications as well as the optimization of various stress techniques and their technological limitations. First, the effect of strain on the electronic band structure of silicon and the carrier mobility is studied systematically using the empirical pseudopotential method and the deformation potential theory. Strain-induced energy band splitting and band deformations alter the electron and hole mobility through modulated effective masses and modified scattering rates. The various concepts for strain generation inside the transistor channel are reviewed. The focus of this work is on strained overlayer films, strained Si1-xGex and Si1-yCy in the source/drain regions, stress memorization techniques and strained substrates. It is shown, that strained silicon based improvements are highly sensitive to the device layout and geometry. For that reason, numerical simulations are indispensable to analyze the efficiency of the strain techniques to transfer strain into the channel. In close relation with experimental work the results from detailed simulation studies including parameter variations and material analyses are presented, as well as a thorough investigation of critical parameters to increase the strain in the transistor channel. Thus, the process conditions and the properties of the fabricated devices can be optimized with respect to higher performance. In addition, technological limitations are discussed and the potential of the different strain techniques for further performance enhancements in future technology generations is evaluated. With the continuing reduction in device dimensions the detrimental impact of the parasitic source/drain resistance on device performance is quantified and projected to be the bottleneck for strain-induced performance improvements. Next, the effects from a combination of individual strain techniques are studied and their interactions or possible restrictions are highlighted. Finally, the transport properties in the low-field transport regime as well as under high electrical fields are analyzed and the notable differences between strained n-type and p-type transistors are discussed
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Moezi, Negin. "Statistical compact model strategies for nano CMOS transistors subject of atomic scale variability." Thesis, University of Glasgow, 2012. http://theses.gla.ac.uk/3447/.
Full textAbstract:
One of the major limiting factors of the CMOS device, circuit and system simulation in sub 100nm regimes is the statistical variability introduced by the discreteness of charge and granularity of matter. The statistical variability cannot be eliminated by tuning the layout or by tightening fabrication process control. Since the compact models are the key bridge between technology and design, it is necessary to transfer reliably the MOSFET statistical variability information into compact models to facilitate variability aware design practice. The aim of this project is the development of a statistical extraction methodology essential to capture statistical variability with optimum set of parameters particularly in industry standard compact model BSIM. This task is accomplished by using a detailed study on the sensitivity analysis of the transistor current in respect to key parameters in compact model in combination with error analysis of the fitted Id-Vg characteristics. The key point in the developed direct statistical compact model strategy is that the impacts of statistical variability can be captured in device characteristics by tuning a limited number of parameters and keeping the values for remaining major set equal to their default values obtained from the “uniform” MOSFET compact model extraction. However, the statistical compact model extraction strategies will accurately represent the distribution and correlation of the electrical MOSFET figures of merit. Statistical compact model parameters are generated using statistical parameter generation techniques such as uncorrelated parameter distributions, principal component analysis and nonlinear power method. The accuracy of these methods is evaluated in comparison with the results obtained from ‘atomistic’ simulations. The impact of the correlations in the compact model parameters has been analyzed along with the corresponding transistor figures of merit. The accuracy of the circuit simulations with different statistical compact model libraries has been studied. Moreover, the impact of the MOSFET width/length on the statistical trend of the optimum set of statistical compact model parameters and electrical figures of merit has been analyzed with two methods to capture geometry dependencies in proposed statistical models.
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Xu, Cuiqin. "Optimisation du procédé de réalisation pour l'intégration séquentielle 3D des transistors CMOS FDSOI." Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00771763.
Full textAbstract:
L'activation à basse température est prometteuse pour l'intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d'une intégration planaire afin d'atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type" gate-last ". Dans ce travail, l'activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l'activation des dopants.L'activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l'augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l'oxyde enterré.De plus les conditions d'implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence.
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SALAZAR, FABIO DE ALMEIDA. "DESIGN OF LOW POWER ANALOG CMOS CELLS FROM TRANSISTORS BIAS IN WEAK INVERSION." PONTIFÍCIA UNIVERSIDADE CATÓLICA DO RIO DE JANEIRO, 1996. http://www.maxwell.vrac.puc-rio.br/Busca_etds.php?strSecao=resultado&nrSeq=8599@1.
Full textAbstract:
COORDENAÇÃO DE APERFEIÇOAMENTO DO PESSOAL DE ENSINO SUPERIORA indústria eletrônica tem apresentado uma demanda crescente pela fabricação de aparelhos onde o baixo consumo de energia é uma das características mais importantes. Como exemplo, temos os telefones celulares, os computadores pessoais portáteis e os implantes biomédicos. Este trabalho investiga o projeto e o layout de células analógicas de consumo mil vezes menos (micropower) que os circuitos convencionais. As células desenvolvidas tanto podem ser usadas em aplicações analógicas quanto em circuitos híbridos formados por blocos digitais e blocos analógicos em um mesmo circuito integrado (mixed-mode). O trabalho desenvolvido envolveu 7 etapas principais: o estudo da operação do transistor MOS polarizado na região de inversão fraca comparado com a região de inversão forte; o estudo de estruturas básicas com dois transitores operando na inversão fraca; a conversão dos parâmetros de fabricante para a simulação das células; estudo de células analógicas a e seu projeto para baixo consumo; simulação das células e comparação com células comerciais; estudo da variação dos parâmetros de fabricação; estudo de técnicas de layout para células analógicas. Inicialmente o trabalho apresenta um resumo do estado da arte em projetos de circuitos integrados analógicos CMOS e, introduz o conceito da operação do transistor MOS em inversão fraca (weak inversion). O estudo de estruturas básicas, tais como espelhos de corrente, é o passo seguinte para a compreensão das limitações da operação dos transistores na fraca inversão e a análise de suas vantagens e desvantagens. A conversão dos parâmetros de processos fornecido pelo fabricante, do SPICE nível 2 para o SMASH nível 5, é um passo importante para uma simulação mais fiel do transistor real operando na região de inversão fraca, usando o novo modelo EKV (desenvolvido pela Escola Politécnica Federal de Lausanne - EPFL). O desenvolvimento dos blocos funcionais analógicas, tais como amplificadores operacionais, tece como estratégia de trabalho partir de especificações de células existentes em bibliotecas de fabricantes comerciais com tecnologia reconhecida sobre o assunto, e tentar reproduzir as suas características através do projeto de células dedicadas. Foram avaliadas algumas topologias de uma mesma célula com o objetivo de realizar a comparação entre elas. As medidas de desempenho das células para a comparação com as comerciais, foram realizadas com o uso de arquivos hierárquicos de simulação, visando a redução da quantidade de arquivos. Foi realizado um estudo de como a variação do processo de fabricação pode afetar o desempenho das células projetadas por análise de Montecarlo. São mostradas técnicas de layout de células analógicas que visam reduzir o descasamento entre transistores, faro este que poderia levar o circuito a apresentar comportamento diferente daquele especificado inicialmente. Os resultados alcançados demonstraram ser possível o desenvolvimento de células analógicas de baixo consumo. Através do uso da técnica de operação do transistor na região de inversão fraca, obteve-se desempenho comparável aos circuitos comerciais, tornando possível a criação de uma biblioteca de células analógicas mais ampla sem a necessidade da dependência do know-how dos fabricantes comerciais.
Low power supply consumption hás become one of the main issue in eletronic industry for many product áreas such as cellular telephones, portable personal computers and biomedical implants. The aim of this work is to investigate the main drawbacks involved in the design of CMOS analog cells biased in weak inversion. Biasing a cell in weak inversion makes it possible to archieve a power consumption that is one thousandth lower than common analog cells designed to operate in strong inversion. This work has involved the following subject: a study of models for MOS transistors operating in weak inversion and strong inversion regions; a methodology to convert LEVEL 2 Spice model to EKV model; study of basic analog cell blocks suitable to low power mixed mode IC design; design methodology for low power analog cells; comparison between these cells and some commercial ones; study of analog layout techniques. Firstly, this work reviews the state-of-art of analog cell design including MOS transistor operation and modeling in the weak inversion region. Secondly we discuss the operation of some basic structures, such as current mirors and differential amplifiers, biased in weak inversion. This study helped us to understand the benefits and drawbacks involved in working with MOS transistors biased in this region. Next we describe a methodology to convert process parameters suppied by the foundries, usually LEVEL 2 Spice model, to the EKV model that was developed by EPFL (Swiss Federal Institute of Technology - Lausanne). Since EKV model is continuous in all regions, we expect to archieve better agreement between simulation results and manufacturing results. In order to test and validate the design methodology we chose to develop first a set of cells for this foundry comforming to a foundry with expertise in low voltage analog cell design. These tests were carried ou through standardized hierarchical simulation files in order to decrease the total number of simulatiom files required. Finally, we present some techniques for the layout of analog cells that improve circuit sensibility to transistor mismatching and process variation. The work shows us that it is feasible to design low power analog circuit using MOS transistors operating in weak inversion region. The methodology was even able to synthesize cells that are similar in performance to commercial ones. Therefore, it is possible to develop a çow power analog cell library which is suitable to designing application specific integrated circuits.
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Romanjek, Krunoslav. "Caractérisation et modélisation des transistors CMOS des technologies 50 nm et en deçà." Grenoble INPG, 2004. http://www.theses.fr/2004INPG0115.
Full textAbstract:
L'objet de ce mémoire est de présenter le travail effectué au cours de cette thèse qui était de caractériser électriquement et de modéliser le transport électrique de trois architectures de transistors MOS pour des filières 50nm et en deçà: CMOS Si à oxyde ultrafin, nMOS Si:C et pMOS SiGe. Afin d'étudier les effets de canaux courts sur ces dispositifs nous avons proposé et/ou optimisé plusieurs procédures d'extraction de paramètres ainsi que plusieurs modèles physiques analytiques décrivant le comportement des principaux paramètres électriques de ce type de transistors aux longueurs de grille décananométriques. Ainsi, une méthode expérimentale complète et un modèle pour la partition du courant de grille ont été validés pour les transistors à oxyde ultrafin. Une optimisation de la méthode Split Cpour les canaux courts a été validée donnant de précieux renseignements sur la mobilité des transistors MOS ultracourts. Un modèle a été validé pour le bruit 1ff des transistors à canal enterré Si Ge sub-O, 11Jm. Toutes ces méthodes nous ont permis de montrer que les transistors à oxyde ultrafins gardaient de très bonne propriétés de transport électrique jusqu'à 30nm de longueur de grille, que les nMOS Si:C était une alternative fiable au fort dopage canal pour contrôler les effets de canaux courts des nMOS sub-O, 1IJm et que les pMOS SiGe avaient un niveau de bruit 1ff plus faible en forte inversion même aux longueurs de grille décanamométriquesThe object of this thesis manuscript is to present our work which was to characterize electrically and to model the electric transport of three 50nm CMOS architectures: ultrathin oxide CMOS, Si:C nMOS and SiGe pMOS. Ln order to study the short channel effects on these devices we proposed andfor optimized several parameter extraction procedures as weil as several analytical physical models describing the behavior of the principal electric parameters of this type of transistors down to decananometric channellengths. Thus, a complete experimental method and a model for the partition of the gate current were validated for the ultrathin oxide transistors. An optimization of the Split C-V method for short channels was validated giving valuable information on the mobility of ultrashort MOSFETs. A model was validated for the 1ff noise for sub-O. 1IJm SiGe pMOS. Ali these methods enabled us to show that the transistors with a ultrathin oxide kep an very good properties of electric transport down to 30nm channellength, that the Si:C nMOS are a reliable alternative to control the short channel effects of sub-O. 1IJm nMOS and that the SiGe pMOS has a smaller 1ff noise ln strong inversion even at decanamometric channellengths
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Singer, Julien. "Etude des jonctions ultrafines pour les technologies CMOS 45 nm et en deça par simulation atomistique." Lyon, INSA, 2008. http://theses.insa-lyon.fr/publication/2008ISAL0077/these.pdf.
Full textAbstract:
La microélectronique appartient désormais à notre quotidien, à travers des appareils mobiles et supportant toujours plus de fonctionnalités. De par leur mobilité, ces appareils ont besoin d’une source d’énergie embarquée, et de fait limitée. Il est donc devenu nécessaire de réduire la consommation des circuits intégrés. Les courants de fuites au niveau des jonctions dans le transistor MOSFET – le composant de base des circuits – sont parmi les principales causes de cette consommation, fuites qui dépendent elles-mêmes des profils de dopants ainsi que de la présence éventuelle de défauts étendus résiduels. L’objectif de ce travail de thèse est de simuler les courants de fuite de jonction en fonction des procédés de fabrication. La simulation atomistique (méthode Monte Carlo cinétique sans réseau) est d’abord utilisée afin de prévoir l’évolution des dopants (diffusion et activation) et des défauts (agglomération, transformation, dissolution) au cours des étapes de fabrication (implantations ioniques, recuits). Ce type de simulation offre une vision nouvelle de l’évolution des défauts et impuretés au cours de ces procédés. Les caractéristiques électro-énergétiques des niveaux profonds, associés aux défauts étendus et responsables d’une partie de la fuite de jonction, sont ensuite analysées par spectroscopie des transitoires de capacité des niveaux profonds (DLTS). Ces caractéristiques ainsi que les profils de dopants sont enfin exploités dans les modèles de courants de jonction pour simuler les fuites de jonctions ultrafinesMicroelectronics is nowadays part of our lives, through mobile and multifunctional devices. Due to their mobility, these devices need an embedded, thus limited, energy source. It became necessary to reduce the consumption of the integrated circuits. Junction leakages within the MOSFET transistor, basic component of these circuits, are one of the principle causes of this consumption. Junction leakage in turn depends on the eventual presence of residual extended defects. This work aims to simulate the junction leakage depending on the fabrication process. Atomistic simulation (non lattice kinetic Monte Carlo method) is first used in order to predict the evolution of dopants (diffusion, activation) and of defects (agglomeration, transformation, dissolution) during fabrication steps (ion implantation, thermal annealing). This kind of simulation offers a new way to consider the evolution of defects and impurities during the process. The electrical and energetical characteristics of deep levels, generated by extended defects and responsible for a significative part of the junction leakage, are then studied by deep level transient spectroscopy (DLTS). These characteristics and the dopant profiles are finally used as input in junction current models to simulate ultra shallow junction leakage
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Dumont, Benjamin. "Etude et intégration de jonctions ultra-fines pour les technologies CMOS 45 nm et en deçà." Lyon, INSA, 2007. http://www.theses.fr/2007ISAL0035.
Full textAbstract:
La réduction des profondeurs de jonctions dans les transistors CMOS se heurte à des limites technologiques. Les méthodes actuelles de fabrication de jonction ne permettent plus de réduire les énergies d'implantation pour réduire la profondeur de jonction et/ou de diminuer la température d'activation pour réduire la diffusion sans dégrader le rapport résistance de couche par rapport à la profondeur de jonction. Les impacts sur les transistors CMOS sont respectivement une dégradation des effets canal court et une augmentation de la résistance d'accès du dispositif et donc une dégradation des performances électriques des transistors. Dans un premier temps, un modèle de longueur effective en fonction des paramètres physiques de la jonction est proposé pour mieux comprendre l'impact des jonctions sur le comportement électriques des transistors, suivi d'un modèle de la résistance d'accès d'un transistor. Cette résistance est décomposable en quatre contributions: résistance de contact, résistance de Source/Drain, résistance d'extension et résistance de recouvrement entre la jonction et la grille. D'après ces modèles, il est clair que la résistance de contact devient la principale composante de la résistance d'accès pour les nœuds technologiques 45 nm et en deçà. Puis, différentes solutions technologiques innovantes pour la fabrication des jonctions ont été évaluées. Ainsi, deux types de recuit non diffusants et avec une forte activation ont été étudiés expérimentalement. Le recuit LASER très court et très haut en température associé à un recuit classique a montré ~10% de gain sur transistor NMOS et sur circuit. Un recuit d'activation de type épitaxie en phase solide basse température a aussi été évalué avec des résultats moins prometteurs. L'implantation très basse énergie par Plasma "PLAD" a démontré une réduction de l'épaisseur des jonctions d'extension de Source/Drain et donc une amélioration du contrôle des effets canal court, des performances des transistors NMOS et des fuites de grille et de jonction. La co-implantation de Germanium et/ou de Carbone par implantation ionique a démontré un excellent contrôle des effets canal court en réduisant la diffusion du Bore et du Phosphore sous certaines conditions.
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Waldhoff, Nicolas. "Caractérisations et modélisations des technologies CMOS et BiCMOS de dernières générations jusque 220 GHz." Thesis, Lille 1, 2009. http://www.theses.fr/2009LIL10132/document.
Full textAbstract:
Le contexte de ce travail de thèse s’inscrit dans les récents progrès des performances en gamme millimétrique des composants silicium tels que les MOSFET et les HBT SiGe. La situation actuelle en termes de circuits à base de silicium est limitée en fréquence autour de 60 GHz, seuls quelques résultats au-delà de 100 GHz ont d’ores et déjà été publiés. Dans ce contexte, il est maintenant nécessaire de savoir si les nouvelles et futures générations de transistors silicium peuvent adresser des fréquences encore plus élevées (jusque 220 GHz). Ces applications pourraient être des blocs d’émission réception à faible portée et très haut débit. Les aspects inconnus sont : 1) la validité des techniques de mesures sur silicium jusque 220 GHz ; 2) le comportement fréquentiel des transistors silicium jusque 220 GHz ; 3) la modélisation des transistors dans ces gammes de fréquences nécessaire à la conception de fonctions millimétriques. Des études à partir de simulations électromagnétiques ont été menées afin d’optimiser les structures de test (accès et topologie optimale des transistors). Ce travail est accentué sur les techniques de calibrage et d’épluchage sous pointes jusque 220 GHz. De plus, les études ont été orientées, d’une part, sur l’amélioration des modèles électriques des transistors jusque 220 GHz et d’autre part, la validité des modèles de bruit jusqu’en bande W (75-110 GHz). Pour cet aspect, le travail a été orienté sur l’élaboration de deux méthodes de mesure permettant de valider les modèles de bruit par des méthodes de mesures transférables en milieu industriel. A partir de ces modèles établis et validés, des démonstrateurs ont été réalisés fonctionnant en bande GThe motivation of this work inherits from the recent progress in terms of cut-off frequencies of silicon transistors such as MOSFET (bulk and SOI) and SiGe HBT. In 2006, the state-of-the-art cut-off frequencies achieved more than 300 GHz. Nowadays, silicon circuits are limited around 60 GHz, only few with the exception of few circuits which operate at frequencies higher than 100 GHz (VCO at 130 GHz with SiGe HBT). In this context, it is highly required to check the ability of new and future generations of silicon transistors to provide higher cut-off frequencies especially in G band (140-220 GHz). These applications could be transmitter-receiver systems with high data rates and short distances. The unknown aspects are: 1) the validation of silicon transistors measurement up to 220 GHz; 2) the frequency behaviour of silicon transistors up to 220 GHz; 3) the modelling of these transistors. Electromagnetic simulations have been employed to optimize the test structures (the layout of the transistor). This work is particularly interested in calibration and de-embedding techniques for on-wafer measurements up to 220 GHz. Studies have been carried out on the small signal equivalent circuit improvement as well as the validation of the noise models in W band (75-110 GHz). From these validated models, pre-adapted transistors have been realised in G band. The development of measurement techniques adequate for the industry is the purpose of this work
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Singh, Siddhartha. "Phosphorus implants for off-state improvement of SOI CMOS fabricated at low temperature /." Online version of thesis, 2009. http://hdl.handle.net/1850/11427.
Full text
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Pelloux-Prayer, Johan. "Etude expérimentale des effets mécaniques et géométriques sur le transport dans les transistors nanofils à effet de champ." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAY042/document.
Full textAbstract:
Ce document est le résultat de mon travail de thèse au sein du CEA-Leti Grenoble.Il couvre notamment l'évolution de l'effet piézorésistif et des propriétés de transport électrique de transistors à effet de champ en fonction de différentes variables telles que la géométrie, la température, la contrainte mécanique interne....Le point de focalisation de ce travail est d'étudier l'effet de la réduction à l'extrême des dimensions de canal et de grille dans les transistors MOSFET.Une attention spéciale a aussi été portée sur la modélisation des données électriques.Différents algorithmes sont utilisés pour extraire les paramètres clefs des dispositifs, leurs pertinences en fonction des dimensions sont discutées.Un modèle de l'évolution des coefficients piézorésistifs a été dérivé d'un modèle de transport pour les transistors à grilles multiple.Ce modèle permet de prévoir les variations des coefficients piézorésitifs avec la section (largeur et épaisseur du canal) pour un dispositif multigrille.Un effet qui n'est pas prévu par les théories standards pour les dispositifs à très faible section a été montré par les mesures, des hypothèses sont discutées pour expliquer cet effetThis document is the result of my thesis work at the CEA-Leti Grenoble.It covers the evolution of the piezoresistive effect and the electrical transport properties of field effect transistor device against several variable such as geometry, temperature, internal stress....The focus of this work is to understand the effect brought by extreme reducing of channel and gate dimensions in MOSFET transistors.A special attention is given on electrical data modeling. Different algorithms are used to extract key parameters of devices and their viability against the device dimensions considered is discussed. A new piezoresistive coefficients model is drawn from a known mobility model,it allows to draw a reliable tendancy of piezoresistive variation against the cross section (channel width and thickness) of a given multigate device.An effect not accountable by standard theory for small cross section was shown by the measurements, and some hypothesis are made and discussed to explain whose results
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Lassoued, Saïda. "Modélisation de transistors a homo et hétéro-jonctions, compatibles avec une filière submicronique : influence de phénomènes quantiques." Lyon, INSA, 1998. http://www.theses.fr/1998ISAL0089.
Full textAbstract:
Le sujet de cette thèse concerne l'étude de transistors bipolaires submicroniques à émetteur polysilicium, compatibles avec une technologie silicium CMOS (BICMOS) du ÇNET de Meylan, et au premier chef le développement d'une modélisation afférente. Après un rappel d'une investigation sur des profils mesurés (SIMS) ayant amené à développer un modèle de (co)diffusions, nous présentons des mesures électriques en statique (cf. "Gummel") et en dynamique, capacitives essentiellement. Une discussion s'appuie sur ce travail, qui permet d'étudier l'influence de différentes variantes sur le process, particulièrement au ni veau du polysilicium et du collecteur, vis à vis, en particulier, du gain en courant et de la fréquence de transition. Les mesures électriques mettent aussi enexergue les défauts structurels du composant Nous avons alors développé un logiciel numérique bidimensionnel, résolvant les équations de Poisson et de continuité des courants, qui plus est couplées avec l'équation de Schroedinger. Cette dernière est en effet introduite pour décrire le transport tunnel à travers une fine couche d'oxyde (typiquement 15 A) sous le polysilicium (elle induit un accroissement du gain, en diminuant le courant de trous de la base). La dernière partie du travail concerne la modélisation du BICMOS à base SiGe, donc d'une structure à hétérojonctions, pouvant fonctionner à de très hautes fréquences (cf. Circuits RF)The aim of this work is the study of a submicronic bi polar transistor, compatible with a silicon technology (BICMOS), developed by CNET lndustry (Meylan-France). First of all, we discuss with the doping level profiles. We develop a (co)diffusion modeling into the polysilicon and the monocrystalline silicon underneath. Then, we present static electrical characteristics such Gummel's ones, and dynamic measurements such as capacitances. We consider the effects of process on device parameters such as current gain and cut-off frequency. These characterizations point out the technological drawbacks concerning the device behavior. The core of the subject lies in developing a bidimensional device simulator dealing with the so-called drift-diffusion model. Moreover, we have to model the electrical transport through a very thin oxide (15 A) located between polysilicon and monosilicon, which increases the gain current by decreasing the hale current. Then we add the resolution of the Schroedinger equation to make the simulations fully numerical. The method used for this former one is a transfer matrix algorithm. Finally, we study a hetero junction transistor structure: a bipolar transistor with a SiGe-doped base. This structure gives high cut-off frequency specified for RF applications
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Cros, Antoine. "Caractérisation électrique de transistors MOS à grille enrobante pour les technologies CMOS sub-45nm." Grenoble INPG, 2006. http://www.theses.fr/2006INPG0133.
Full textAbstract:
Les transistors à grilles multiples sur film mince, et parmi eux le transistor à grille enrobante, permettent de réduire les dimensions des transistors MOS en dessous du nœud technologique 45nm, grâce à leur sensibilité plus faible que les transistors sur substrat massif aux effets de canaux courts. Cette thèse a pour but l'étude et le développement des méthodes caractérisation et d'extraction des paramètres électriques, appliquée à l'amélioration technologique de ce dispositif. En particulier, nous étudions la dépendance des paramètres technologiques et dimensionnels du transistor aux effets de canaux courts, aux fluctuations et à l'auto-échauffement. Nous observons également une chute de la mobilité sur les transistors à faible longueur de grille, attribuée à des défauts neutres. Enfin, nous analysons les composantes de la résistance d'accès grâce à une modélisation analytique et une technique d'extraction de la résistance d'accès en fonction de la tension de grille originaleThe thin-film multi-gate transistors, and especially the Gate-AII-Around transistor, allow to reduce the dimensions of the MOS transistor beyond the 45nm technological node, thanks to a reduced sensibility to the short channel effects, in comparison with the bulk transistor. This thesis aims at studying and developing characterisation and electrical parameter extraction techniques, with application to the technological improvement of the device. Ln particular, we study the impact of the technological and dimensional parameters on the short channel effects, the fluctuations and the self-heating effect. We also observe the mobility degradation on the short gate length transistors, attributed to neutral defects. Finally, we analyse the access resistance thanks to a an analytical model and an original extraction method of the acces resistance dependence on gate bias
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Hiblot, Gaspard. "Modélisation compacte de transistors MOSFETs à canal III-V et films minces pour applications CMOS avancées." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT066.
Full textAbstract:
Les MOSFET III-V sont considérés comme des candidats potentiels pour les futures générations d'applications à base de logique CMOS, grâce à leurs remarquables propriétés de transport.D'un autre côté, ils souffrent de désavantages physiques (tels que les courants tunnels ou leur faible densité d'états), et de difficultés technologiques (en particulier les états d'interface), qui peuvent détériorer leur performance.Dans cette thèse, un modèle physique et compact du MOSFET III-V est établi. Il inclut une description des effets canaux courts, de la charge d'inversion (considérant aussi les effets de structure de bandes dans les canaux fins), les caractéristiques de transport, les courants tunnels, et les composants externes tels que les résistances d'accès et les capacités parasites.En utilisant ce modèle, la performance des MOSFET III-V est évaluée par rapport à celle du Si, et une feuille de route incluant ces dispositifs est présentée.Il est démontré que les canaux à matériaux III-V pourraient présenter une meilleure performance que le Si, pourvu que le problème des pièges d'interface soit résolu. Si tel est le cas, ils pourraient être introduits au noeud "7nm".La densité de pièges, à partir de laquelle la performance des MOSFET III-V devient pire que celle du Si, dépend de l'architecture considérée.Enfin, les canaux très fins nécessaires pour atteindre une bonne performance avec les matériaux III-V risquent de poser des problèmes de variabilité, qui pourraient avec des répercussions négatives au niveau de la conception du circuitIII-V MOSFETs are considered as a potential candidate for next generation CMOS logic applications thanks to their remarkable transport properties.On the other hand, they suffer from several physical drawbacks (such as tunneling currents or low density-of-states) and technological difficulties (in particular interface traps), which may deteriorate their performance.In this thesis, a physical compact model of the III-V MOSFET is established. It includes a description of short-channel effects, inversion charge (also considering bandstructure effects in thin channels), transport characteristics, tunneling currents, and external components such as access resistances and fringe capacitances. Using this model, the performance of III-V MOSFETs is benchmarked against Si, and a possible roadmap including these devices is presented. It has been found that the III-V channels may feature a significant performance advantage over Si, provided that the interface traps issue be solved. In that case, they may be introduced at the "7nm" node. The critical trap density, above which the performance of III-V MOSFETs degrades below Si, depends on the architecture considered. Finally, the very thin channels required to achieve a good performance with III-V materials may raise variability issues that could reverberate negatively at the circuit design level
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Dhombres, Stéphanie. "Étude d'un protocole de régénération thermique de composants électroniques soumis à un rayonnement ionisant." Thesis, Montpellier, 2015. http://www.theses.fr/2015MONTS228.
Full textAbstract:
De nos jours, les caméras sont de plus en plus utilisées lors de missions spatiales ou en centrale nucléaire pour des missions d'observations (civiles ou militaires) et de surveillance (vérification du déploiement de panneaux solaires, opérations extravéhiculaires, accident nucléaire, site de stockage). L'environnement spatial, les réacteurs civils nucléaires ou les lieux de stockage de déchets radioactifs sont des milieux radiatifs qui peuvent très fortement perturber les composants électroniques et les systèmes. Dans ces environnements, les rayonnements ionisants dégradent les paramètres électriques des composants électroniques. La dose totale ionisante conduit à l'apparition d'un nombre significatif de charges dans les oxydes des matériaux constituant les composants électroniques, modifiant leurs propriétés électriques. Il en résulte qu'une exposition à la dose totale ionisante peut entraîner une défaillance partielle ou totale d'un composant voire d'un système électronique embarqué.Dans le cadre de cette thèse, nous proposons une méthode de régénération pour guérir les paramètres électriques dégradés par la dose totale ionisante de composants électroniques soumis aux rayonnements ionisants. Cette méthode consiste à appliquer des cycles de recuit isothermes à un composant électronique. Dans un premier temps, cette méthode est appliquée sur des transistors MOS, et une étude est menée sur l'impact des différents paramètres clés du recuit (polarisation, température, durée de recuit, pas en dose entre chaque recuit). Dans un second temps, nous nous intéressons à des composants plus intégrés et plus récents tels que des capteurs d'images de type CMOS APS. Nous montrons expérimentalement l'impact d'un recuit sur ce type de composant et enfin, nous adaptons la méthode de régénération pour l'appliquer à ces capteurs APS afin d'augmenter leur durée de vieNowadays, cameras are more and more used in space missions or nuclear plant for observation (civil or military) and monitoring missions (checking the deployment of solar panels, extravehicular operations, nuclear accident, and area storage). The space environment, nuclear reactors or radioactive waste storage areas are radiative environments that can greatly disturb electronic components and systems. In these environments, ionizing radiation degrades the electrical parameters of electronic components. The total ionizing dose induces significant charge build-up in oxides, degrading the electrical properties of the materials of electronic devices. That can result in the loss of functionality of the entire electronic system.In this thesis, we propose a regeneration method to recover the electrical parameters degraded by total ionizing dose of electronic components subjected to ionizing radiation. In this method isothermal annealing cycles are applied to electronic devices. In a first step, this method is applied on MOS transistors, and a study is conducted on the impact of various key parameters of annealing (bias, annealing temperature, annealing time, dose step between each annealing). In a second step, we focus on components more integrated and newer such as CMOS APS image sensors. We experiment what is the impact of annealing on this type of component and finally, the regeneration method is modified to be suitable on these APS sensors to increase their lifetime
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Litty, Antoine. "Conception, fabrication, caractérisation et modélisation de transistors MOSFET haute tension en technologie avancée SOI (Silicon-On-Insulator)." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT002/document.
Full textAbstract:
A l’heure où la miniaturisation des technologies CMOS sur substrat massif atteint des limites, la technologie FDSOI (silicium sur isolant totalement déserté) s’impose comme une alternative pour l’industrie en raison de ses meilleures performances. Dans cette technologie, l’utilisation d’un substrat SOI ultramince améliore le comportement des transistors MOSFETs et garantit leur intégrité électrostatique pour des dimensions en deçà de 28nm. Afin de lui intégrer de nouvelles fonctionnalités, il devient nécessaire de développer des applications dites « haute tension » comme les convertisseurs DC/DC, les régulateurs de tension ou encore les amplificateurs de puissance. Cependant les composants standards de la technologie CMOS ne sont pas capables de fonctionner sous les hautes tensions requises. Pour répondre à cette limitation, ces travaux portent sur le développement et l’étude de transistors MOS haute tension en technologie FDSOI. Plusieurs solutions sont étudiées à l’aide de simulations numériques et de caractérisations électriques : l’hybridation du substrat (gravure localisée de l’oxyde enterré) et la transposition sur le film mince. Une architecture innovante sur SOI, le Dual Gound Plane EDMOS, est alors proposée, caractérisée et modélisée. Cette architecture repose sur la polarisation d’une seconde grille arrière pour offrir un compromis RON.S/BV prometteur pour les applications viséesNowadays the scaling of bulk silicon CMOS technologies is reaching physical limits. In this context, the FDSOI technology (fully depleted silicon-on-insulator) becomes an alternative for the industry because of its superior performances. The use of an ultra-thin SOI substrate provides an improvement of the MOSFETs behaviour and guarantees their electrostatic integrity for devices of 28nm and below. The development of high-voltage applications such DC/DC converters, voltage regulators and power amplifiers become necessary to integrate new functionalities in the technology. However, the standard devices are not designed to handle such high voltages. To overcome this limitation, this work is focused on the design of a high voltage MOSFET in FDSOI. Through simulations and electrical characterizations, we are exploring several solutions such as the hybridization of the SOI substrate (local opening of the buried oxide) or the implementation in the silicon film. An innovative architecture on SOI, the Dual Ground Plane EDMOS, is proposed, characterized and modelled. It relies on the biasing of a dedicated ground plane introduced below the device to offer promising RON.S/BV trade-off for the targeted applications
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Ayele, Getenet Tesega. "Developing ultrasensitive and CMOS compatible ISFETs in the BEOL of industrial UTBB FDSOI transistors." Thesis, Lyon, 2019. http://www.theses.fr/2019LYSEI026/document.
Full textAbstract:
En exploitant la fonction d’amplification intrinsèque fournie par les transistors UTBB FDSOI, nous avons présenté des ISFET ultra sensibles. L'intégration de la fonctionnalité de détection a été réalisée en back end of line (BEOL), ce qui offre les avantages d'une fiabilité et d'une durée de vie accrues du capteur, d'une compatibilité avec le processus CMOS standard et d'une possibilité d'intégration d'un circuit diviseur capacitif. Le fonctionnement des MOSFETs, sans une polarisation appropriée de la grille avant, les rend vulnérables aux effets de grilles flottantes indésirables. Le circuit diviseur capacitif résout ce problème en polarisant la grille avant tout en maintenant la fonctionnalité de détection sur la même grille par un couplage capacitif au métal commun du BEOL. Par conséquent, le potentiel au niveau du métal BEOL est une somme pondérée du potentiel de surface au niveau de la grille de détection et de la polarisation appliquée au niveau de la grille de contrôle. Le capteur proposé est modélisé et simulé à l'aide de TCAD-Sentaurus. Un modèle mathématique complet a été développé. Il fournit la réponse du capteur en fonction du pH de la solution (entrée du capteur) et des paramètres de conception du circuit diviseur capacitif et du transistor UTBB FDSOI. Dans ce cas, des résultats cohérents ont été obtenus des travaux de modélisation et de simulation, avec une sensibilité attendue de 780 mV / pH correspondant à un film de détection ayant une réponse de Nernst. La modélisation et la simulation du capteur proposé ont également été validées par une fabrication et une caractérisation du capteur de pH à grille étendue avec validation de son concept. Ces capteurs ont été développés par un traitement séparé du composant de détection de pH, qui est connecté électriquement au transistor uniquement lors de la caractérisation du capteur. Ceci permet une réalisation plus rapide et plus simple du capteur sans avoir besoin de masques et de motifs par lithographie. Les capteurs à grille étendue ont présenté une sensibilité de 475 mV/pH, ce qui est supérieur aux ISFET de faible puissance de l'état de l’art. Enfin, l’intégration de la fonctionnalité de détection directement dans le BEOL des dispositifs FDSOI UTBB a été poursuivie. Une sensibilité expérimentale de 730 mV/pH a été obtenue, ce qui confirme le modèle mathématique et la réponse simulée. Cette valeur est 12 fois supérieure à la limite de Nernst et supérieure aux capteurs de l'état de l’art. Les capteurs sont également évalués pour la stabilité, la résolution, l'hystérésis et la dérive dans lesquels d'excellentes performances sont démontréesExploiting the intrinsic amplification feature provided by UTBB FDSOI transistors, we demonstrated ultrahigh sensitive ISFETs. Integration of the sensing functionality was made in the BEOL which gives the benefits of increased reliability and life time of the sensor, compatibility with the standard CMOS process, and possibility for embedding a capacitive divider circuit. Operation of the MOSFETs without a proper front gate bias makes them vulnerable for undesired floating body effects. The capacitive divider circuit addresses these issues by biasing the front gate simultaneously with the sensing functionality at the same gate through capacitive coupling to a common BEOL metal. Therefore, the potential at the BEOL metal would be a weighted sum of the surface potential at the sensing gate and the applied bias at the control gate. The proposed sensor is modeled and simulated using TCAD-Sentaurus. A complete mathematical model is developed which provides the output of the sensor as a function of the solution pH (input to the sensor), and the design parameters of the capacitive divider circuit and the UTBB FDSOI transistor. In that case, consistent results have been obtained from the modeling and simulation works, with an expected sensitivity of 780 mV/pH corresponding to a sensing film having Nernst response. The modeling and simulation of the proposed sensor was further validated by a proof of concept extended gate pH sensor fabrication and characterization. These sensors were developed by a separated processing of just the pH sensing component, which is electrically connected to the transistor only during characterization of the sensor. This provides faster and simpler realization of the sensor without the need for masks and patterning by lithography. The extended gate sensors showed 475 mV/pH sensitivity which is superior to state of the art low power ISFETs. Finally, integration of the sensing functionality directly in the BEOL of the UTBB FDSOI devices was pursued. An experimental sensitivity of 730 mV/pH is obtained which is consistent with the mathematical model and the simulated response. This is more than 12-times higher than the Nernst limit, and superior to state of the art sensors. Sensors are also evaluated for stability, resolution, hysteresis, and drift in which excellent performances are demonstrated
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Janfaoui, Sabri. "Électronique CMOS en silicium microcristallin sur substrat flexible transparent." Rennes 1, 2012. http://www.theses.fr/2012REN1S119.
Full textAbstract:
Le travail de cette thèse consiste à transférer la technologie de fabrication du silicium microcristallin sur un substrat flexible et transparent. Cette technologie de fabrication est réalisée dans le laboratoire à une température <180°C. Le substrat étudié et choisi pour assurer ce transfert technologique est le PEN Q65FA (Polyethylene naphthalate) produit par DuPont Teijin Film. Les N-TFTs fabriqués sur PEN sont assez uniformes et reproductibles. L'étude de la stabilité électrique de ces N-TFTs a montré que ces N-TFTs sont assez stables, la tension de seuil VTH ne se décale que de 12% au bout de 4 heures de stress. Les P-TFTs sont faisables sur PEN, leurs caractéristiques électriques sont encourageantes mais ils nécessitent des travaux complémentaires afin de les perfectionner. Ces TFTs sont soumis à un stress mécanique en tension et en compression. La mobilité des électrons augmente (40%) en fonction du stress en tension et diminue en fonction du stress en compression. Inversement, la mobilité des trous diminue en fonction du stress en tension et augmente (27%) en fonction du stress en compression. Ces TFTs ne fonctionnent plus quand ils sont soumis à un rayon de courbure inférieur à 1 cm. Cela est dû au craquement de la couche de nitrure de silicium utilisée comme couche d'encapsulation du substrat et comme isolant de grille. Autrement, la couche de silicium microcristallin utilisée comme couche active craque aussi à faible rayon de courbure. Cette couche peut résister à cette faible courbure en réduisant son épaisseur à 50 nmThe aim of this thesis is to fabricate both types of microcrystalline silicon TFTs N and P (Thin Film Transistors) on flexible and transparent substrate. The microcrystalline silicon technology was optimized in our laboratory at low temperature <180°C. The flexible and transparent chosen substrate is PEN Q65FA (Polyethylene naphthalate) produced by DuPont Teijin Film. N-type microcrystalline silicon top-gate TFTs are successfully fabricated on PEN. These N-TFTs are fairly uniform and replicable. Likewise, N-TFTs are stable under gate bias stress of +15V, the VTH shift was only 12% during four hours. Furthermore, P-TFTs are demonstrated on PEN, the characteristics of these P-TFTs are adequate and they need further work. Both types of these TFTs are mechanically solicited. Tensile and compressive strains were applied by bending TFTs with different curvature radius varying between infinite (flat) and 0. 5 cm. Electron mobility increases (40%) with tensile strain and decreases with compressive one. In contrast, hole mobility decreases with tensile strain and increases (27%) with compressive one. This behaviour is mainly due to the variation of silicon properties. TFTs work until a radius of 1 cm and fail after. Failure occurs mainly from the cracking of silicon nitride that is used as encapsulation layer of the substrate and as gate insulator. Also, it occurred by cracking of the microcrystalline silicon that is used as an active layer. This can be avoided by reducing the thickness of the active layer to 50 nm
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Tsiara, Artemisia. "Electrical characterization & modeling of the trapping phenomena impacting the reliability of nanowire transistors for sub 10nm nodes." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT010/document.
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Dans les technologies CMOS avancées, les défauts microscopiques localisées à l'interface Si (Nit) ou dans l'oxyde de grille (Nox) dégradent les performances des transistors CMOS, en augmentant le bruit de basse fréquence (LFN). Ces défauts sont généralement induits par le processus de fabrication ou par le vieillissement de l'appareil sous tension électrique (BTI, porteurs chauds). Dans des transistors canal SiGe ou III-V, leur densité est beaucoup plus élevé que dans le silicium et leur nature microscopique est encore inconnue. En outre, en sub 10 nm 3D comme nanofils, ces défauts répartis spatialement induisent des effets stochastiques typiques responsables de la "variabilité temporelle" de la performance de l'appareil. Cette nouvelle composante dynamique de la variabilité doit maintenant être envisagée en plus de la variabilité statique bien connu pour obtenir circuits fonctionnels et fiables. Aujourd'hui donc, il devient essentiel de bien comprendre les mécanismes de piégeage induites par ces défauts afin de concevoir et fabriquer des technologies CMOS robustes et fiables pour les nœuds de sub 10 nmIn advanced CMOS technologies, microscopic defects localized at the Si interface (Nit) or within the gate oxide (Nox) degrade the performance of CMOS transistors, by increasing the low frequency noise (LFN). These defects are generally induced by the fabrication process or by the ageing of the device under electrical stress (BTI, Hot Carriers). In SiGe or III-V channel transistors, their density is much higher than in silicon and their microscopic nature still is unknown. In addition, in sub 10nm 3D like nanowires, these spatially distributed defects induce typical stochastic effects responsible for “temporal variability” of the device performance. This new dynamic variability component must now be considered in addition of the well-known static variability to obtain functional and reliable circuits. Therefore today it becomes essential to well understand the trapping mechanisms induced by these defects in order to design & fabricate robust and reliable CMOS technologies for sub 10nm nodes
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Kulkarni, Anish S. "Study of Tunable Analog Circuits Using Double Gate Metal Oxide Semiconductor Field Effect Transistors." Ohio University / OhioLINK, 2009. http://rave.ohiolink.edu/etdc/view?acc_num=ohiou1234552603.
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