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Dissertations / Theses on the topic 'Conception de circuits analogiques'
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Fabre, Alain. "Conception de circuits analogiques à structures translinéaires." Perpignan, 1987. http://www.theses.fr/1987PERP0002.
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Yengui, Firas. "Contribution aux méthodologies et outils d’aide à la conception de circuits analogiques." Thesis, Lyon, INSA, 2013. http://www.theses.fr/2013ISAL0098/document.
Full textAbstract:
A la différence de la conception numérique, la conception analogique souffre d’un réel retard au niveau de la solution logicielle qui permet une conception à la fois rapide et fiable. Le dimensionnement de circuits analogiques exige en effet un nombre assez élevé de simulations et de vérifications et dépend beaucoup de l’expertise du concepteur. Pour pallier à ce retard, des outils de conception automatique basés sur des algorithmes d’optimisation locale et globale sont développés. Ces outils restent encore immatures car ils n’offrent que des réponses partielles aux questions du dimensionnement, alors que l’obtention d’un dimensionnement optimal d’un circuit analogique en un temps raisonnable reste toujours un enjeu majeur. La réduction du temps de conception de circuits analogiques intégrés nécessite la mise en place de méthodologies permettant une conception systématique et automatisable sur certaines étapes. Dans le cadre de cette thèse, nous avons travaillé suivant trois approches. Il s’agit d’abord de l’approche méthodologique. A ce niveau nous préconisons une approche hiérarchique descendante « top-down ». Cette dernière consiste à partitionner le système à dimensionner en sous blocs de fonctions élémentaires dont les spécifications sont directement héritées des spécifications du niveau système. Ensuite, nous avons cherché à réduire le temps de conception à travers l’exploration de solutions optimales à l’aide des algorithmes hybrides. Nous avons cherché à profiter de la rapidité de la recherche globale et de la précision de la recherche locale. L’intérêt des algorithmes de recherche hybride réside dans le fait qu’ils permettent d’effectuer une exploration efficace de l’espace de conception du circuit sans avoir besoin d’une connaissance préalable d’un dimensionnement initial. Ce qui peut être très intéressant pour un concepteur débutant. Enfin, nous avons travaillé sur l’accélération du temps des simulations en proposant l’utilisation des méta-modèles. Ceux-ci présentent un temps de simulation beaucoup plus réduit que celui des simulations des modèles électriques. Les méta-modèles sont obtenus automatiquement depuis une extraction des résultats des simulations électriquesContrary to digital design, analog design suffers from a real delay in the software solution that enables fast and reliable design. In this PhD, three approaches are proposed. The first is the methodological approach. At this level we recommend a "top-down" hierarchical approach. It consists of partitioning the system to size into sub-blocks of elementary functions whose specifications are directly inherited from the system level specification. Next, we aimed to reduce design time through the exploration of optimal solutions using hybrid algorithms. We attempted to take advantage of the rapid global search and local search accuracy. The interest of hybrid search algorithms is that they allow to conduct effective exploration of the design space of the circuit without the need for prior knowledge of an initial design. This can be very useful for a beginner designer. Finally, we worked on the acceleration of time simulations proposing the use of meta-models which present a more reduced time than electrical simulation models. Meta-models are obtained automatically from extracting results of electrical simulations
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Saïghi, Sylvain. "SYSTÈMES NEUROMORPHIQUES ANALOGIQUES : CONCEPTION ET USAGES." Habilitation à diriger des recherches, Université Sciences et Technologies - Bordeaux I, 2011. http://tel.archives-ouvertes.fr/tel-01017791.
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4
Torres, Miranda Miguel Angel. "Conception de circuits analogiques et numériques avec des transistors organiques flexibles." Thesis, Paris 6, 2015. http://www.theses.fr/2015PA066693/document.
Full textAbstract:
Dans l’âge des objets connectés, circuits conventionnels implémenté sur silicium ne sont pas la seule option pour réaliser des interfaces des capteurs. Dispositifs électroniques implémentés sur substrats souples sont aussi une option intéressante comme interface des capteurs dans notre quotidien, e.g: dans des vêtements, emballages, peau et dedans notre corps humain. Dans cette thèse nous proposons une formalisation de :-La procédure de fabrication de transistors en utilisant des matériaux organiques et flexibles. -La conception de circuits analogiques et numériques en utilisant ces transistors. Les contributions de cette thèse sont :• Optimisation de la procédure de fabrication et caractérisation de 2 technologies : la première fabriqué en utilisant des masques (« shadow masks » en anglais) avec un procès relativement « simple à implémenter ». La deuxième par un procès en utilisant la photolithographie et l’auto alignement. • Modélisation et extraction de paramètres pour prévoir leurs variations dans la conception de circuits.• Customisation des outils CAO « Open Source » VLSI (Alliance ©) pour la conception des circuits et layouts des transistors organiques.• Conception, fabrication et mesure des circuits analogiques (OTAs, comparateurs et convertisseurs analogiques-numériques) et circuits numériques simples (inverseurs, portes logiques, bascules). Ce travail a eu des résultats intéressants et il ouvre un ample spectre d’applications dans l’avenir dans le domaine de l’électronique flexible et organiqueIn the era of “Internet of Things”, conventional silicon-based circuits are not the only option to realize sensor interfaces. Electronic devices based on flexible materials are an interesting approach to interface with sensors connected to our everyday life, e.g.: clothes, packages, skin and into the human body. In this thesis, we propose a formalization of the:- Transistor fabrication process using organic and flexible materials.- Analog and digital circuit design using these transistors. The main contribution of this work can be summarized in the following:- Optimization of the fabrication and characterization process of two technologies: the first by shadow masks with an easy-to-fabricate procedure, the second by self-alignment and photolithography.- Modeling and parameter extraction for process variation aware analog design.- Customization of an open source VLSI CAD tools (Alliance©) for circuit design and layout of OTFT.- Design, fabrication and measurement of OTFT analog front-ends (OTAs, Comparators, Analog-to-Digital Converters,…) and basic digital circuits (Inverters, Logic Gates, …).This work achieved very interesting results and it opens a wide scope of future applications in the field of Flexible organic electronics
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Gal, Stéphan. "Conception assistée de blocs analogiques pour capteurs intelligants." Montpellier 2, 1998. http://www.theses.fr/1998MON20230.
Full textAbstract:
L'evolution des methodes de fabrication des circuits integres permet aujourd'hui de realiser, de maniere de plus en plus fiable, des micro-capteurs, c'est a dire l'integration sur un ou plusieurs substrats d'un element capteur et d'une electronique de traitement. Cependant, le developpement des outils de cao pour ces micro-capteurs reste en retard sur cette evolution. Ce memoire presente une methode avec son implementation dans un outil informatique : sycom, pour la synthese de l'element interface entre le capteur et l'electronique de traitement d'un micro-capteur. L'outil utilise une description originale d'un montage comme une interconnexion de modules et consiste en deux unites : generateur de schema et generateur de layout. Le premier permettant de determiner un schema electrique et ses dimensions a partir de specifications, le second permettant d'obtenir le layout de ce schema. La mise en oeuvre de l'outil sycom est presentee par la realisation de deux systemes de mesure de variations de resistances.
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Hebrard, Luc. "Développement d'outils CAO pour la synthèse de circuits intégrés analogiques." Ecully, Ecole centrale de Lyon, 1993. http://www.theses.fr/1993ECDL0038.
Full textAbstract:
La conception de circuits integres (cis) analogiques souffre d'un manque crucial d'outils cao qui permettraient des temps de developpement acceptables, comparables a ceux des circuits digitaux de meme complexite, et une amelioration de la qualite. Une methodologie de conception des cis analogiques est tout d'abord presentee. Elle fait ressortir l'importance de la hierarchisation des etapes de conception et celle d'outils specifiques de prise en compte des phenomenes parasites (couplages capacitifs, courants de fuite, interactions electrothermiques,. . . ), phenomenes particulierement perturbateurs pour le fonctionnement des circuits analogiques. Parmi la myriade des phenomenes parasites a etudier, nous nous sommes occupes de l'evaluation des interactions electrothermiques, notamment rencontrees dans les cis analogiques ou mixtes de puissance (concept smart power). Nous avons developpe un simulateur thermique tridimensionnel, nomme picmost, qui, couple a un simulateur electrique du marche (ex. : spice3, hspice, eldo,. . . ), constitue le simulateur electrothermique setipic. Parallelement, un banc de mesures thermiques par infrarouge a ete mis au point, en collaboration avec l'equipe de photoluminescence du laboratoire, pour valider setipic. La validation a porte sur un ci de la societe motorola et les resultats obtenus sont tres satisfaisants (un ecart de moins de 5 % est observe entre la distribution thermique mesuree en surface de la puce de silicium et celle obtenue apres simulation electrothermique du circuit). Les phenomenes electrothermiques sont particulierement lies a la topologie du dessin des masques du ci. Nous avons finalement defini les principes, dans le cadre d'un projet sur l'automatisation du layout en analogique, d'un placeur de cellules elementaires travaillant par recuit simule et prenant en compte tout particulierement les phenomenes thermiques
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Piccin, Yohan. "Durcissement par conception d'ASIC analogiques." Thesis, Bordeaux, 2014. http://www.theses.fr/2014BORD0145/document.
Full textAbstract:
Les travaux de cette thèse sont axés sur le durcissement à la dose cumulée des circuits analogiques associés aux systèmes électroniques embarqués sur des véhicules spatiaux, satellites ou sondes. Ces types de circuits sont réputés pour être relativement sensibles à la dose cumulée, parfois dès quelques krad, souvent en raison de l’intégration d’éléments bipolaires. Les nouvelles technologies CMOS montrent par leur intégration de plus en plus poussée, un durcissement naturel à cette dose. L’approche de durcissement proposée ici, repose sur un durcissement par la conception d’une technologie commerciale « full CMOS » du fondeur ST Microelectronics, appelée HCMOS9A. Cette approche permet d’assurer la portabilité des méthodes de durcissement proposées d’une technologie à une autre et de rendre ainsi accessible les nouvelles technologies aux systèmes spatiaux. De plus, cette approche de durcissement permet de faire face aux coûts croissants de développement et d’accès aux technologies durcies. Une première technique de durcissement à la dose cumulée est appliquée à une tension de référence « full CMOS ». Elle ne fait intervenir ni jonction p-n parasites ni précautions delay out particulières mais la soustraction de deux tensions de seuil qui annulent leurs effets à la dose cumulée entre elles. Si les technologies commerciales avancées sont de plus en plus utilisées pour des applications spécialement durcies, ces dernières exhibent en contrepartie de plus grands offsets que les technologies bipolaires. Cela peut affecter les performances des systèmes. La seconde technique étudiée : l’auto zéro, est une solution efficace pour réduire les dérives complexes dues entre autres à la température, de l’offset d’entrée des amplificateurs opérationnels. Le but ici est de prouver que cette technique peut tout aussi bien contrebalancer les dérives de l’offset dues à la dose cumuléeThe purpose of this thesis work is to investigate circuit design techniques to improve the robustness to Total Ionizing Dose (TID) of analog circuits within electronic systems embedded in space probes, satellites and vehicles. Such circuits often contain bipolartransistor components which are quite sensitive to cumulated radiation dose. However highly integrated CMOS technology has been shown to exhibit better natural TDI hardening.The approach proposed here is a hardening by design using a full CMOS semiconductor technology commercially available from ST Microelectronics calledHCMOS9A. The proposed generic hardening design methods will be seen to be compatibleand applicable to other existing or future process technologies. Furthermore this approach addresses the issue of ever-increasing development cost and access to hardened technologies.The first TID hardening technique proposed is applied to a full-CMOS voltage reference. This technique does not involve p-n junctions nor any particular layout precaution but instead is based on the subtraction of two different threshold voltages which allows the cancellation of TDI effects. While the use of advanced commercial CMOS technologies for specific radiation hardened applications is becoming more common, these technologies suffer from larger inputoffs et voltage drift than their bipolar transistor counterparts, which can impact system performance. The second technique studied is that of auto-zeroing, which is an efficient method to reduce the complex offset voltage drift mechanisms of operational amplifiers due to temperature. The purpose here is to prove that this technique can also cancel input offset voltage drift due to TID.Index term : hardening, cumulated dose, CMOS technology, voltage reference,operational amplifier
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Mekhatri, Mohamed. "Conception de circuits integres analogiques a base de transistors bipolaires tbh-gaas." Paris 6, 1990. http://www.theses.fr/1990PA066237.
Full textAbstract:
Cette these decrit l'analyse fondamentale, la simulation electrique et la strategie d'implantation des circuits integres analogiques tres rapides a base de transistors bipolaires a heterojonction en arseniure de gallium (tbh-gaas). On donne d'abord un apercu sur les regles de dessin et la methodologie d'implantation relatives aux tbh-gaas adoptees par le laboratoire du c. N. E. T bagneux, on presente ensuite l'etude et la conception d'un amplificateur operationnel utilise dans le domaine de l'amplification lineaire hautes frequences et en commutation rapide, puis on aborde l'elaboration et l'evaluation des performances d'un convertisseur analogique-numerique (can) 2 bits de structure flash et d'un can 8 bits de structure semi-flash, travaillant selon la famille logique cml-ecl
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Meillère, Stéphane. "Conception de circuits intégrés analogiques mode courant applicable aux systèmes de télécommunications." Aix-Marseille 1, 2004. http://www.theses.fr/2004AIX11018.
Full textAbstract:
Les circuits intégrés analogiques CMOS dédiés au traitement de l'information sont de plus en plus soumis à de fortes contraintes technologiques et doivent répondre à des critères de performances accrues, en terme de rapidité et de puissance consommée. L'intégration des circuits analogiques soulève une difficulté supplémentaire qui se traduit par la densité d'intégration. L'ensemble des travaux présentés dans ce mémoire s'inscrit dans l'étude des architectures basées sur les techniques 'mode courant', qui permettent de répondre aux contraintes technologiques actuelles. Ainsi, une première approche consiste à rappeler les structures CMOS homologues aux structures bipolaires généralement introduites par la théorie des circuits translinéaires. Une deuxième approche consiste à proposer une équivalence entre les circuits translinéaires et les circuits CMOS. L'ensemble de l'étude des techniques 'mode courant' a permis la mise en œuvre d'un lecteur émetteur de cartes sans contact. Le système de lecture consiste à démoduler et à traiter un signal radio-fréquence à 13. 56 MHz. Ce lecteur a été réalisé et testé à l'aide de la technologie CMOS 0. 5 millimètre dans le cadre d'une collaboration entre la société INSIDE TECHNOLOGIES et le laboratoire L2MPThe analogue CMOS integrated circuits dedicated to signal behaviour are not so suitable with new technologies improvement and would have accurate performances, low power and high speed. Integrated circuits have one more difficulty of integration density. All works present in this these take place with the study of architecture based on current mode approach more suitable with new technologies improvement. So, a first approach remember the bipolar structures introduced by the translinear circuits. A second approach propose an equivalence between translinear and CMOS circuits. The current mode approach allows to propose a contact less emitter receiver. The emitter system works with a modulated 13. 56 MHz radio frequency signals. The receiver was realised and tested with CMOS 0. 5 micrometer in a relationship with INSIDE TECHNOLOGIES industry and the L2MP laboratory
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Raynaud, Gilles. "Maxim : un macrosimulateur de circuits multiniveaux : développement de sa bibliothèque de macromodèle : application aux circuits analogiques." Paris 11, 1989. http://www.theses.fr/1989PA112012.
Full textAbstract:
La simulation de circuits est une des étapes incontournables lors de la conception d'un circuit intégré. Les simulateurs classiques faisant appel à des techniques de résolution matricielles, ne sont pas adaptés à la simulation de circuits comportant un grand nombre de composants, du fait d'une occupation mémoire et d'un temps de calcul qui deviennent rapidement prohibitifs. Le simulateur de circuit MAXIM a été développé dans le but de rendre possible de telles simulations. Pour cela, il met en œuvre une description du circuit à partir de macromodèles, et une technique de résolution basée sur un graphe. Ce mémoire présente les derniers développements de MAXIM en matière de simulation de circuits analogiques, et de simulation fonctionnelle. Les macromodèles qui ont été développés pour rendre possibles ces simulations, ainsi que leur fonctionnement, et leur utilisation, y sont décrits. Les structures de données, et les procédures de mise en place de nouveaux modèles de composants ou de nouveaux macromodèles sont décrites en détail en vue de donner à l'utilisateur de MAXIM les moyens de développer ses bibliothèques. Enfin, quelques exemples mettent en évidence l'aptitude de MAXIM à effectuer des simulations multiniveaux. Elles mettent en œuvre des macromodèles électriques et des macromodèles fonctionnels pour des circuits comportant à la fois des fonctionnalités logiques et analogiquesCircuit simulation is a necessary step during the design of integrated circuits. Matrical resolution methods used in classical simulators are not well suited for the simulation of circuits with a great number of components, due to untractable memory occupation and computing time. The simulator MAXIM has been developped in order to allow such simulations. In MAXIM, the circuit is described using macromodels, and the resolution method is based on an ordered graph. This thesis presents the last evolutions of MAXIM concerning the simulation of analog circuits and functionnal simulation. The operation and the use of the macromodels developped for these purposes are described. The data structures and the procedures used to implement a new component model are detailed so that users can develop their own libraries. Finally, the possibilities of MAXIM for multilivel simulation are shown in a few examples. These possibilities can be used in circuits comprising both logical and analog properties by using electrical and functionnal macromodels
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Mimeche, Naamane. "Conception assistée par ordinateur de circuits translinéaires analogiques à gain controlé et applications au filtrage." Châtenay-Malabry, Ecole centrale de Paris, 1994. http://www.theses.fr/1994ECAP0343.
Full textAbstract:
Plusieurs configurations pour des circuits miroirs de courant avec courant de sortie contrôlé en courant sont comparées. Les circuits convoyeurs de courant à gain contrôlé du premier et du second type qui s'en déduisent permettent la réalisation d'amplificateurs contrôlés et de filtres réglables. Deux exemples sont étudiés. Divers circuits amplificateurs opérationnels de transconductance (OTA) avec courants de sortie en opposition de phase, mis en œuvre à partir d'éléments translinéaires, sont étudiés et comparés à la réalisation conventionnelle. Un macromodèle amélioré relatif à ces circuits, qui prend entre autre en compte la non-linéarité de la transconductance, la modification de l'entendue de la bande passante liée à la variation du courant de polarisation et l'effet de la température, est décrit. Plusieurs filtres actifs du second ordre réglables, opérant en mode tension ou en mode courant et conçus à partir des amplificateurs de transconductance précédents sont étudiés. L'incidence des différents éléments parasites sur les réponses en fréquence y est analysée. Les règles de passage qui permettent de transformer un circuit avec convoyeurs de courant en la topologie équivalente avec amplificateurs de transconductance et vice-versa, sont établies. Deux exemples qui illustrent ces transformations sont examinés. La simulation électrique, utilisant les paramètres SPICE associés aux transistors des réseaux bipolaires prédiffusés ALA200 de la societe ATT, a été utilisée pour caractériser les différents circuits
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Mathias, Hervé. "Développement d'outils CAO pour la synthèse de circuits intégrés analogiques." Ecully, Ecole centrale de Lyon, 1996. http://www.theses.fr/1996ECDL0003.
Full textAbstract:
La cr2ation d'outils CAO specifiques pour l'automatisation du dessin des masques de circuits integres analogiques est devenue un enjeu important, particulierement dans le domaine des telecommunications, afin de pouvoir realiser rapidement des circuits mixtes comportant a la fois des parties logiques et analogiques. Ces outils specifiques doivent minimiser la surface totale occupee tout en assurant le bon fonctionnement final du circuit. Cette these presente donc deux logiciels originaux qui sont partie integrante d'un systeme complet de dessin des masques automatique pour les circuits integres analogiques. Le premier permet de dessiner des transistors mos dont la forme globale peut etre definie par l'utilisateur de maniere a ce qu'ils s'inserent mieux dans l'ensemble du circuit. Le second est un routeur analogique qui permet de realiser les interconnexions entre tous les composants du circuit tout en prenant en compte de maniere globale tous les elements parasites introduits (capacites et resistances). Ces deux outils ont permis l'introduction de nouvelles methodes de dessin des masques et ont ete completement integres dans un environnement de cao afin de donner un maximum de controle a l'utilisateurThe design of specific CAO tools for analog integrated circuits' automatic layout has become necessary, especially in the field of telecommunications, so that Analog / Digital circuits may be implemented very quickly. These specific tools have to minimize the total area used and to insure that the circuit will work properly at the end. This thesis describes two new softwares which belong to a complete system for analog integrated circuits'automatic layout. The first one generates MOS transistors whose global shape may be defined by the designer so that the component fits well in the entire layout. The second one is an analog router which draws the necessary interconnections between all the cells in the circuit and takes into account all the present parasitic elements (resistors and capacitances). New layout methodologies have been introduced in these two tools which have been fully integrated in a CAD environment so that the user has as much control as possible over the obtained results
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Dorel, François-Louis. "L'analyse symbolique en tant qu'outil d'aide à la conception de circuits intégrés analogiques /." [S.l.] : [s.n.], 1992. http://library.epfl.ch/theses/?nr=1061.
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Bourguet, Vincent. "Conception d'une bibliothèque de composants analogiques pour la synthèse orientée layout." Paris 6, 2007. http://www.theses.fr/2007PA066299.
Full textAbstract:
Les technologies actuelles permettent d'intégrer des systèmes complexes sur une seule puce et on parle alors de SoC (System-on-Chip). Leur complexité incite à baser la conception sur des blocs réutilisables, appelés IP. En numérique, la synthèse automatisée et la réutilisation sont relativement bien maîtrisées. Elles s'appuient sur un IP logiciel qui est une description du fonctionnement dans un langage tel que VHDL , et sur une bibliothèque de cellules standard spécifiques à une technologie. En revanche, le grand nombre de performances qui caractérisent un bloc analogique rend la description formelle de son fonctionnement extrêmement difficile. C'est pourquoi un IP analogique est souvent un dessin des masques complètement caractérisé, dédié à une technologie et dont la réutilisation n'est possible que dans des contextes très similaires. On parle d'IP matériel. Le projet CAIRO+ mené au LIP6 cherche à élever le niveau d'abstraction des IP analogiques afin de favoriser leur réutilisation. Il s'inspire du flot de synthèse utilisé en numérique qui s'appuie sur un langage de description et une bibliothèque de cellules standard. Le langage CAIRO+ permet au concepteur d'exprimer son expertise et de formaliser ses compromis de conception, tandis que les cellules de la bibliothèque CAIRO+ sont des générateurs capables de produire un dessin des masques pour différents jeux de spécifications et pour différents procédés de fabrication. Cette thèse s'est intéressée à la conception des générateurs de base de CAIRO+ et a porté particulièrement sur les problèmes liés à la génération du dessin des masques, capitale en analogique.
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Beringuier-Boher, Noémie. "Evaluation et amélioration de la sécurité des circuits intégrés analogiques." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT007.
Full textAbstract:
Le nombre d'objets connectés utilisés quotidiennement ne cesse d'augmenter. Ces objets manipulent et stockent toute sorte de données personnelles et confidentielles. La contrainte de la sécurité devient alors importante pour la conception des systèmes sur puce (SoCs) destinés à des applications grand public. Et, dans un contexte de plus en plus exigeant en termes de performances et agressif en termes de coûts d'intégration et de développement, il est important de trouver des solutions de sécurisation des SoCs adaptées. Aussi, bien que la sécurité matérielle soit souvent envisagée d'un point de vue numérique, les SoCs actuels sont la plupart du temps mixtes. Les travaux présentés dans ce manuscrit s'intéressent alors à la sécurisation des circuits analogiques composant ces systèmes mixtes. Pour protéger au mieux un système quel qu'il soit, il est avant tout nécessaire d'en connaitre les vulnérabilités. Pour cela, une méthodologie d'analyse des vulnérabilités dédiée aux circuits analogiques a été développée. Ainsi, les contremesures adéquates peuvent être développées avant que le système ne soit complètement conçu. La sécurité du système est alors améliorée sans augmenter considérablement le temps de conception de celui-ci. L'analyse d'un système analogique largement utilisé dans les SoCs actuels et composé de nombreux sous-circuits a permis d'identifier les attaques en faute par Stimulation Photoélectrique Laser (SPL) , et par variation de la tension d'alimentation, comme présentant un risque important pour le système. Mais, a aussi mis en avant certaines difficultés. En effet, les circuits analogiques, contrairement aux circuits numériques, sont sensibles aux fautes paramétriques. Aussi, les nombreuses interconnections entre les différents sous-circuits rendent l'analyse de la propagation des fautes difficile. Pour cela, des simulations du système au niveau transistors sont nécessaires. Ces simulations étant coûteuses en temps, la modélisation des circuits analogiques pour l'analyse des effets des attaques par variations de la tension d'alimentation a été étudiée. Les modèles développés pour cette analyse doivent respecter différentes contraintes spécifiques. L'application de ces contraintes à la modélisation d'un circuit analogique concret a montré que les modèles pouvaient être utilisés pour identifier les formes d'attaques pouvant compromettre la sécurité du circuit. En revanche, l'étude n'a pas permis de déterminer le temps gagné par l'utilisation de modèles. Après avoir identifié les deux types d'attaques précédents et analysé leurs effets sur les circuits analogiques, la problématique de la protection des circuits a été abordée. Les contremesures existantes ont été comparées et évaluées. Pour les compléter, des circuits analogiques de détection d'attaques laser et d'attaques en tension actives ont été conçus en tenant compte des fortes contraintes de coûts et des différentes problématiques présentes au niveau d'un SoC. Les tests électriques de ces détecteurs en technologie CMOS 28nm FD-SOI ont prouvé leur efficacité. Finalement, ce travail présente les différentes étapes de la sécurisation d'un circuit analogique, de l'analyse des vulnérabilités à la conception de contremesures, en passant par la modélisation des attaques et de leurs effets, dans le contexte d'applications mixtes et à bas coûtWith the development of the Internet of things, the number of connected devices is in constant increase. These objects use a large amount of data including personal credentials. Therefore, security has become a major constraint for System on Chips (SoCs) designers. Moreover, in a context more and more aggressive in terms of performances and time to market, it is important to find low cost security solutions. Although the hardware security is often treated from a digital point of view, almost every SoCs is also using analog and mixed IP. Thus, this work presents different steps to improve the security of analog IPs, from vulnerability analysis to countermeasures design validation, and behavioral modeling in the context of mixed signals and low cost applications. To protect any system, the first requirement is to know its vulnerabilities. To do so, a vulnerability analysis methodology dedicated to analog circuit has been developed. Using the results of this analysis, countermeasures can be designed during the development of the circuit and not at the end. The circuit security is thus improved without dramatically increasing its cost in terms of design time. The analysis of a clock system generator, an analog IP widely used in current SoCs and composed with various sub-circuits, has shown fault attacks using Laser Photoelectric Stimulation (LPS) or supply voltage glitches as important threats. After having identified the 2 previous attacks types as major threats, their effects on analog circuits are analyzed. Existing countermeasures are then compared and evaluated for the protection of analog IPs. To complete these solutions, two analog detectors have been designed to detect laser and supply voltage glitch attacks considering SoCs level constraints. Electrical test of these detectors processed on CMOS 28nm FD-SOI technology proved their efficiency. Theoretical vulnerability analysis has shown some difficulties. Indeed, analog circuits are sensitive to numerous parametrical faults. Also, the high interconnection of various sub-circuits makes the faults propagation analysis quite difficult. To help this analysis, electrical simulations at transistor level are necessary. These simulations are quite long and, so the behavioral modeling of analog circuits to help the analysis of supply voltage glitch attack effects has been studied. To do so, the developed models must be developed according different constraints presented in this report and applied to the behavioral modeling of a real analog circuit. This illustration proved that behavioral models can be used to help to identify which attack shapes are the most likely to induce faults in the circuit
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Nguyen, Tuong Pierre. "Définition et implantation d'un langage de conception de composants analogiques réutilisables." Paris 6, 2006. http://www.theses.fr/2006PA066124.
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Dessouky, Mohamed. "Conception en vue de la réutilisation de circuits analogiques : application : modulateur Delta-Sigma à très faible tension." Paris 6, 2001. http://www.theses.fr/2001PA066071.
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Iskander, Ramy. "Connaissance et synthèse en vue de la conception et la réutilisation de circuits analogiques intégrés." Phd thesis, Université Pierre et Marie Curie - Paris VI, 2008. http://tel.archives-ouvertes.fr/tel-00812108.
Full textAbstract:
L'industrie des semi-conducteurs continue ses progrès impressionnants dans la miniaturisation des circuits intégrés VLSI. Les concepteurs ont inventé des méthodes permettant d'exploiter la complexité croissante des circuits intégrés à haute densité d'intégration. L'une d'elles consiste à concevoir des systèmes embarqués sur puce (SoC) à l'aide de blocs pré-existants et déjà validés (appelés IP, comme Intellectual Property), qu'ils aient été élaborés en interne à l'entreprise réalisant l'intégration du SoC ou issus d'une tierce partie. Disposer d'une bibliothèque de blocs IP paramétrés selon leurs performances en temps, surface et consommation est une clef pour optimiser le système intégré vis-à-vis de l'application ciblée. S'il existe un flot standard bien établi pour concevoir les blocs intégrés numériques, reposant sur une méthode de conception descendante, la conception de circuits analogiques reste toujours une opération sur mesure. Alors que les systèmes intégrés sur puce sont souvent mixtes analogique-numérique, les méthodes de conception diffèrent complètement entre les deux mondes. Dans cette thèse, nous proposons une méthode pour automatiser le dimensionnement et la polarisation d'un circuit analogique dans le cas général, conduisant ainsi à une définition possible d'un IP analogique. Cette méthode permet de générer automatiquement une procédure pour calculer les dimensions d'une topologie électrique connue et son point de fonctionnement en se fondant sur l'expression de la connaissance du concepteur. Cette méthode permet de détecter des hypothèses conflictuelles émises par le concepteur et de traiter les cycles résultant des boucles de contre-réaction. Plusieurs circuits analogiques sont présentés pour illustrer la généralité et la précision de cette approche.
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Fadhuile-Crepy, François. "Méthodologie de conception de circuits analogiques pour des applications radiofréquence à faible consommation de puissance." Thesis, Bordeaux, 2015. http://www.theses.fr/2015BORD0028/document.
Full textAbstract:
Les travaux de thèse présentés se situent dans le contexte de la conception de circuits intégrés en technologie CMOS avancée pour des applications radiofréquence à très faible consommation de puissance. Les circuits sont conçus à travers deux concepts. Le premier est l'utilisation du coefficient d'inversion qui permet de normaliser le transistor en fonction de sa taille et de sa technologie, ceci permet une analyse rapide pour différentes performances visées ou différentes technologies. La deuxième approche est d'utiliser un facteur de mérite pour trouver la polarisation la plus adéquate d'un circuit en fonction de ses performances. Ces deux principes ont été utilisés pour définir des méthodes de conception efficaces pour deux blocs radiofréquence : l'amplificateur faible bruit et l'oscillateurThesis work are presented in the context of the integrated circuits design in advanced CMOS technology for ultra low power RF applications. The circuits are designed around two concepts. The first is the use of the inversion coefficient to normalize the transistor as a function of its size and its technology, this allows a quick analysis for different performances or different technologies. The second approach is to use a figure of merit to find the most appropriate polarization of a circuit based on its performance. These two principles were used to define effective design methods for two RF blocks: low noise amplifier and oscillator
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Darfeuille, Sébastien. "Conception de filtres actifs analogiques radiofréquences récursifs et channélisés en technologie monolithique BiCMOS Silicium." Limoges, 2006. https://aurore.unilim.fr/theses/nxfile/default/78642b46-a1bc-4f8d-92b0-add95991a926/blobholder:0/2006LIMO0001.pdf.
Full textAbstract:
Le thème principal de ce travail est la conception de topologies originales de filtres actifs radiofréquences en technologie BiCMOS Silicium. Dans une première partie, nous dressons un état de l’art des différentes technologies intégrées. Dans une seconde partie, nous abordons la conception de deux filtres actifs reposant sur le principe des filtres récursifs. Le premier circuit, non-accordable, fait appel à une méthode originale basée sur l’utilisation d’un amplificateur différentiel pour réaliser la combinaison des signaux. Le second circuit, basé sur une approche cellulaire des filtres récursifs, est accordable indépendamment en termes de gain, bande passante et fréquence centrale. Dans une troisième partie, nous proposons deux solutions originales pour la réalisation de filtres channélisés intégrés reconfigurables. Ceux-ci permettent d’atteindre, à partir de filtre d’ordre peu élevé, d’excellentes performances en terme de sélectivité grâce à la génération de zéros de transmissionThe main topic of this work is the design of original radiofrequency active filter topologies in Silicon BiCMOS technology. In a first part, the state of the art of the different existing integrated technologies is described. In a second part, we present the design of the two active filters based on recursive principles. The first circuit, non-tunable, uses a differential amplifier in order to achieve signal summation. The second circuit, based on a cellular approach of recursive filters, can be tuned independently in terms of gain, bandwidth and central frequency. In a third part, we propose two original solutions for the realisation of integrated reconfigurable channelized filters. With such topologies, and using low-order filters, excellent performances can be achieved in terms of selectivity thanks to the generation of transmission zeros
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Lao, Eric. "Placement et routage de circuits mixtes analogiques-numériques CMOS." Electronic Thesis or Diss., Sorbonne université, 2018. http://www.theses.fr/2018SORUS575.
Full textAbstract:
Avec l’évolution des procédés technologiques d’intégration, le traitement numérique devient de plus en plus rapide tout en coûtant moins en surface et en consommation d’énergie. La diminution des dimensions est effectuée au détriment de la précision des blocs analogiques. L’idée est de bénéficier des performances offertes par les circuits numériques pour relâcher les spécifications des blocs analogiques et gagner ainsi globalement en surface et consommation. Or les concepteurs de circuits mixtes analogiques-numériques sont confrontés à une situation où ils doivent choisir entre un flot purement analogique et un flot purement numérique, chacun des deux ignorant l’autre. Cette thèse propose un flot de conception mixte du dessin des masques en unifiant le flot de conception numérique et analogique Dans une phase de placement, le concepteur est amené à décrire un placement relatif de son circuit sous la forme d’un script permettant à notre outil de générer un ensemble de placements valides. Par la suite, une phase de routage global détermine de manière grossière les chemins les plus courts permettant de joindre les connecteurs de chaque net. Ces chemins prennent en compte diverses contraintes du circuit telles que des obstacles ou des contraintes de symétrie. Une phase de routage détaillé vient ensuite compléter la construction et la résolution des problèmes de superposition des fils de routage. Notre flot de conception est appliqué à plusieurs circuits analogiques et mixtes de tailles différentes. Notre approche a pour objectif de donner du contrôle aux concepteurs tout au long de la conception du dessin des masquesAs the technological processes of integration on silicon evolve by increasing the fine engraving and the integration density, digital processing has become faster at a lower cost in area and power consumption. This reduction in size is made at the expense of analog blocks' precision. The idea is to take advantage of the performance offered by digital circuits to release the specifications for analog blocks and globally win area occupation and consumption. Yet, analog-digital mixed circuit designers are faced with a situation where they have to choose between a purely analog design flow or a pure digital design flow, each ignoring the other. In this thesis, we introduced a new mixed-signal design flow, which aims at unifying both digital and analog design flows. Our design flow is divided into three steps: a placement step, a global routing step and a detailed routing step. During the placement step, the designer describes the relative placement and a set of constraints and our placement tool will generate all the valid placements respecting these constraints. The global routing step determines approximately the shortest path to connect the connectors according to a netlist. The shortest paths take into account several constraints such as symmetry constraints or avoiding obstacles. Finally, the detailed routing step completes the construction of each wire and resolve overlap issues of the wires. Our design flow has been applied to several analog and mixed-signal circuits, placed and routed within a few seconds. Our main goal is to give control to the designer all along the layout design flow steps
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Alami, Mustapha. "Conception assistée par ordinateur de circuits translinéaires analogiques et mise en œuvre dans les domaines de l'amplification et du filtrage." Châtenay-Malabry, Ecole centrale de Paris, 1991. http://www.theses.fr/1991ECAP0436.
Full textAbstract:
Les circuits convoyeurs de courant du premier et du second type, réalisés à partir de cellules élémentaires sous forme translinéaire (boucle mixte et miroirs de courant), sont décrits. Un grand nombre de circuits amplificateurs, parmi lesquels les amplificateurs de type transimpédance, mis en œuvre à partir des circuits convoyeurs de courant précédents et fonctionnant en mode tension ou en mode courant sont analysés. Après avoir introduit plusieurs circuits de simulation d'impédance nécessitant deux convoyeurs de courant et trois composants passifs, les circuits de filtrage correspondants, qui s'avèrent insensibles et fonctionnent en mode tension ou en mode courant, sont étudiés. Une approche de la macromodélisation relative aux circuits convoyeurs de courant est ensuite proposée. La réponse en fréquence de ces circuits est modélisée à polarisation constante, sur une plage s'étendant de 0 a environ 1 GHz. La simulation électrique, utilisant les paramètres SPICE associes aux transistors bipolaires de réseaux prédiffusés, a été utilisée pour la caractérisation des différents circuits
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Filiol, Hubert. "Méthodes d'analyse de la variabilité et de conception robuste des circuits analogiques dans les technologies CMOS avancées." Phd thesis, Ecole Centrale de Lyon, 2010. http://tel.archives-ouvertes.fr/tel-00560610.
Full textAbstract:
Avec la miniaturisation toujours plus poussée des technologies CMOS, il devient de plus en plus difficile de maîtriser les variations des paramètres technologiques lors de la fabrication des circuits intégrés. A cause de ces variations, les performances des circuits peuvent varier de façon considérable. Par conséquent, des méthodes d'analyse de la variabilité et de conception robuste sont plus que jamais nécessaires pour garantir un rendement de fabrication des circuits élevé.Les techniques classiques d'analyse de la variabilité se révèlent soit pessimistes conduisant alors à un surdimensionnement (analyse " pire-cas "), soit très couteuses en temps de calcul (analyse Monte Carlo). Quant aux méthodes de conception automatisée robuste, elles sont généralement basées sur des algorithmes d'optimisation locaux qui améliorent la robustesse des circuits localement, mais risquent de ne pas converger vers le dimensionnement globalement robuste. Dans ce travail de thèse, une nouvelle méthode d'analyse de la variabilité ainsi qu'une nouvelleapproche pour concevoir des circuits analogiques robustes ont été développées. La méthode d'analyse de la variabilité consiste à approximer les performances des circuits par des modèles polynomiaux à partir des plans d'expériences, puis à estimer les variations extrêmes grâce au développement limité de Cornish-Fisher. Cette méthode s'avère aussi précise que l'analyse de Monte Carlo, mais présente un coût calculatoire bien plus faible. Enfin, l'approche de conception robuste met en oeuvre la méthode précédente d'analyse de la variabilité dans un algorithme d'optimisation par intervallesafin d'assurer un dimensionnement globalement robuste.
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Avignon-Meseldzija, Emilie. "Contribution à la conception d'un modulateur sigma-delta passe-bande à temps continu pour la conversion directe de signaux radiofréquences." Paris 6, 2007. https://tel.archives-ouvertes.fr/tel-00290176v2.
Full textAbstract:
La conversion sigma-delta passe-bande à temps continu constitue une approche intéressante pour la conversion directe de signaux radiofréquences. Elle laisse présager une précision accrue en raison du sur-échantillonnage et de la mise en forme du bruit de quantification, pour une consommation et une surface d’implantation moindre comparée aux autres dispositifs. Les difficultés de réalisation de ce type de circuit, investiguées dés le début des années 90, résident essentiellement dans l’intégration des résonateurs (Gm-C ou Gm-LC) avec des composants passifs de bonne qualité. Par ailleurs, la vitesse de fonctionnement est limitée par la technologie. Dans ce contexte et pour faire un premier pas vers des systèmes de conversions rapides et agiles sur une bande de fréquence limitée, nous avons exploré la faisabilité d’un convertisseur sigma-delta passe-bande à fréquence centrale ajustable au travers de la conception, en technologie GaAs P-HEMT 0. 2 μm, d’un modulateur sigma-delta prototype dont la fréquence centrale de travail est réglable. L’architecture du modulateur conçu comprend un retard supérieur à une période d’échantillonnage et le filtre de boucle est implanté en parallèle, avec des résonateurs de type Gm-LC à résistance négative, afin d’assurer à la fois la stabilité et la précision du dispositif. Le réglage de la fréquence centrale s’opère par le biais de varicaps sur le résonateur d’entrée. La conception et l’implantation du circuit nous ont permis de développer une méthodologie générale basée sur des simulations mixtes (niveau fonctionnel, niveau transistor), de mettre en évidence les difficultés techniques de réalisation et de proposer des solutions, de cerner les sensibilités majeures aux dispersions technologiques, mais aussi d’évaluer, par des simulations au niveau transistor, les performances pouvant être atteintes par ce type de dispositif de conversion. Pour une fréquence centrale de 750 MHz et une fréquence de sur-échantillonnage de 3 GHz, la résolution sur une bande de 4 MHz s’élève à 10 bits. La fréquence centrale du modulateur peut être réglée de 725 MHz où la résolution atteint 9 bits à 750 MHz où la résolution atteint 10 bits.
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Barthélemy, Hervé. "Conception et application de nouveaux circuits analogiques mettant en oeuvre une boucle translineaire mixte a huit transistors." Paris 11, 1996. http://www.theses.fr/1996PA112234.
Full textAbstract:
Une nouvelle boucle translineaire mixte composee de huit transistors bipolaires (quatre npn et quatre pnp) est introduite. L'etude des invariances de la structure, a partir de la theorie des graphes, a permis de definir les differentes polarisations utilisables pour celle-ci. Nous en avons aussi deduit la position des miroirs de courant qu'il est possible de connecter sur cette boucle. Une polarisation particuliere parmi celles comprenant deux sources de courant a entierement ete traitee. Les proprietes dynamiques des circuits qui resultent des differentes polarisations sont ensuite analysees. Plusieurs nouveaux circuits deduits des analyses precedentes sont presentes: convoyeur de courant de seconde generation a resistance de sortie negative, convoyeur de courant de seconde generation a haute impedance d'entree, convoyeur de courant de troisieme generation ayant une faible distorsion pour une faible consommation. La boucle permet aussi de synthetiser une resistance flottante dont la valeur est controlee en courant. Les possibilites de realiser des convoyeurs quasi-parfait a partir de convoyeurs deja existants sont ensuite presentees et les limitations correspondantes analysees dans le cas particulier des circuits amplificateurs et differentiateurs. La derniere partie du memoire presente l'etude theorique, la realisation et les resultats de mesure relatifs a un oscillateur sinusoidal controle en courant dont la frequence est reglable entre 20mhz et 90mhz. Cet oscillateur utilise, entre autres, la resistance flottante realisee a partir de la boucle mixte a huit transistors precedente. Cette architecture a en particulier permis de controler l'amplitude du signal sans modifier la frequence. Il comprend aussi un circuit limiteur d'amplitude compose de quatre diodes. Cet oscillateur a ete realise par sgs-thomson en technologie bicmos 2m sous forme de circuit integre
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Megherbi, Souhil. "Etude comparative de technologies silicium et arseniure de gallium. Application a la conception de circuits integres analogiques ultra-rapides. Conception d'un convertisseur analogique-numerique 3 bits, 1 gech/s." Paris 11, 1992. http://www.theses.fr/1992PA112046.
Full textAbstract:
Une structure originale de conversion analogique-numerique a ete etudiee. Elle utilise des detecteurs a fenetres pour generer les codes numerique de sortie en binaire reflechi, sans faire appel a des transcodeurs logiques. Les particularites de cette structure par rapport aux autres methodes de conversion paralleles classiques ont ete analysees. L'optimisation de l'architecture et de ses cellules elementaires ont conduit a des performances comparables aux meilleurs resultats publies pour des architectures classiques. Dans cette conception nous nous sommes interesses aux modes de fonctionnement non lineaires des cellules analogiques elementaires constituant la structure de conversion a fenetres, et nous avons propose et developpe deux nouvelles methodes de modelisation. Ces methodes sont basees sur la caracterisation des cellules en petit signal large bande, et permettent d'en deduire leurs reponses temporelles fort signal. Les cellules analogiques elementaires, et la structure de conversion globale ont ete etudiees et realisees dans deux technologies representatives de leurs filiales respectives: la technologie homojonction silicium subilo-n30, de philips-composants, la technologie heterojonction arseniure de gallium double mesa, du cnet de bagneux. La conception et l'integration de nos circuits dans ces deux technologies a pour but d'etablir une evaluation comparative de ces deux types de technologies appliquees a l'integration de circuits analogiques ultra-rapides, et particulierement a la conversion analogique-numerique
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Raiff, Bertrand. "Définition et conception d'un simulateur de circuits analogiques non linéaires à modèles par zones et ordres variables." Toulouse, INPT, 1992. http://www.theses.fr/1992INPT076H.
Full textAbstract:
Ce travail presente une technique de modelisation des composants electroniques, destinee a optimiser la simulation des circuits electriques utilisant les methodes dites conventionnelles. Cette optimisation consiste en une meilleure adequation de la fonction de simulation aux besoins de l'utilisateur et a l'etat de ses connaissances quant aux composants mis en jeu (parametres physiques et electriques) et un gain de temps par le bais d'un allegement des structures descriptives du circuit et des calculs de resolution. Elle est realisee par l'introduction de modeles d'ordres variables, c'est-a-dire de complexite et de precision variables, et par une technique de modelisation par zones d'etat, c'est-a-dire qu'un meme composant, a un niveau de complexite donne, sera modelise par une structure differente selon la zone de fonctionnement ou il se trouve. Le choix de l'ordre du modele sera laisse a l'utilisateur, tandis que le changement de zone d'etat et donc de structure du modele releve d'un automatisme du logiciel de simulation
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Dulau, Laurent. "Contribution à la caractérisation de convertisseurs analogique-numérique vidéo et à la conception de circuits de traitement d'images." Bordeaux 1, 2000. http://www.theses.fr/2000BOR12047.
Full textAbstract:
Cette thèse s'intéresse à la caractérisation des convertisseurs analogique-numérique et à la conception de circuits de traitement d'images. Elle s'inscrit dans le cadre du codage de source, domaine d'activité en forte expansion dans le monde des télécommunications. Elle présente à la fois de nouveaux algorithmes pour la mesure du gain et de la phase différentiels sur les convertisseurs analogique-numérique vidéo et traite notamment de l'implantation matérielle par la synthèse VHDL de la Transformée en Cosinus Discret (DCT) que l'on trouve dans les compressions d'images fixes ou animées. La synthèse de circuits pour le multimédia nécessite des environnements de tests non standards qui nous ont conduit à la réalisation de cartes électroniques comme la carte d'acquisition PCI et celle de filtrage d'images.
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Aubert, Alain Chante Jean-Pierre. "Contribution à la conception d'un circuit analogique programmable en technologie CMOS conception et caractérisation d'une cellule de calcul analogique /." Villeurbanne : Doc'INSA, 2005. http://docinsa.insa-lyon.fr/these/pont.php?id=aubert.
Full text
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Aubert, Alain. "Contribution à la conception d'un circuit analogique programmable en technologie CMOS : conception et caractérisation d'une cellule de calcul analogique." Lyon, INSA, 2001. http://theses.insa-lyon.fr/publication/2001ISAL0074/these.pdf.
Full textAbstract:
Le développement d'une application en analogique est long et nécessite souvent de multiples itérations. Or, l'électronique d'aujourd'hui exige des produits qui arrivent rapidement sur le marché, c'est à dire des durées de conception et de production courtes. Face à ce défi, le concepteur analogicien est démuni de moyens et d'outils contrairement au concepteur numéricien qui lui, dispose d'un large éventail de composants logiques programmables. Cette thèse expose la contribution à la conception d'un circuit analogique programmable qui intègre des cellules configurables de calcul analogique visant une application de conditionnement capteur, réalisant des opérations de linéarisation. Dans la plupart des cas, la courbe de réponse du capteur n'est pas linéaire ou alors le conditionneur du capteur introduit une non-linéarité. Cette application émane de la demande d'industriels désireux de réduire leur cycle et leur coût de développement dans ce domaine. Après avoir dressé un état de l'art dans le domaine de l'analogique programmable tant au niveau universitaire qu'au niveau industriel, les spécifications d'un cahier des charges de la cellule sont exposées. La cellule de calcul analogique doit réaliser les fonctions d'amplification, d'addition, de soustraction, de multiplication, de division et de racine carrée. Cette cellule est totalement différentielle en entrée et en sortie. Par la suite, la cellule de calcul basée autour de multiplieurs et d'amplificateurs inverseurs, est décrite et caractérisée en simulation et expérimentalement. La caractérisation expérimentale met en évidence des défauts d'offset, tous liés à des problèmes d'appariement de composants. C'est pourquoi, une seconde cellule a été développée permettant de compenser ces offsets indésirables. Des résultats de test montrent que les performances du multiplieur sont améliorées en terme de linéarité et d'offset. Enfin, un réseau de huit cellules de calcul a été conçu dans le but de valider les performances de la cellule à travers l'exemple de linéarisation d'un capteur résistifThe development of an analogue application is long and often requires multiple iterations. However, electronics requires products with short time-to-market: short design and production cycle. In front of this challenge, the analogue designer is deprived of methodologies and tools contrary to the digital designer who benefits a broad range of programmable logic devices. This thesis exposes the contribution to the design of a programmable analogue circuit which integrates configurable cells for analogue computation targeting applications of sensor conditioning, carrying out operations of linearization. In most cases, the response curve of the sensor is not linear or the sensor conditioner introduces a non-linearity. This application is related to an industrial need with conditions of reduce cycle and development cost. After a state of the art in the field of analogue programmable devices both at the university level and the industrial level, the specifications of the required cell are exposed. The analogue computation cell must fulfill the functions of amplification, addition, substraction, multiplication, division and square root. This cell is completely differential at input and output. Thereafter, the cell of computation based on multipliers and inverting amplifiers, is described and characterised in simulation and experiment. The experimental characterisation highlights offsets, all related to problems of componant matching. This is why, a second cell was developed allowing to compensate for these offsets. Results show that the performances of the multiplier are improved in term of linearity and offset. Lastly, a network of eight computation cells was designed for the validation of the cell performances through the example of a resistive sensor linearization
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Bounceur, Ahcène. "Plateforme CAO pour le test de circuits mixtes." Grenoble INPG, 2007. http://www.theses.fr/2007INPG0034.
Full textAbstract:
La complexité croissante des puces microélectroniques pose de très importants problèmes de test, avec des coûts en forte augmentation dus principalement à l'utilisation d'équipements de test très sophistiqués et à des temps de test trop long. Ceci est particulièrement vrai dans le cas des puces mixtes, intégrant simultanément des parties numériques ainsi que des parties analogiques, mixtes ou RF. De nombreuses recherches sont en cours dans le domaine du test de circuits mixtes. Ces recherches concernent des techniques permettant l'optimisation du test lors de la production ou lors de l'utilisation des puces dans leur application finale (test en ligne ou hors ligne). Certaines de ces techniques permettent d'ajouter des circuits additionnels dans la puce pour faciliter le test (conception en vue du test) et même réaliser un auto-test. Cependant, elles doivent être évaluées lors de la conception afin d'estimer la qualité des tests proposés et évaluer les avantages économiques obtenus. Ceci nécessite l'utilisation d'outils de CAO orientés au test (CAT) qui se font rares et généralement non commercialisés en raison de leur nature académique, ce qui limite leur application, ainsi, leur utilisation. Dans le cadre de cette thèse, nous avons développé une plateforme de CAT permettant de valider les techniques de test analogique, incluant des outils de modélisation, d'injection et de simulation de fautes ainsi que des outils de génération et d'optimisation de vecteurs de test analogiques. Une nouvelle méthode statistique a été proposée afin d'évaluer la qualité d'une technique de test lors de la phase design. Cette technique permet de fixer les limites des critères de test considérés. Ensuite, les différentes métriques de test (telles que la Couverture de fautes, le Taux de défauts ou la Perte de Rendement) sont évaluées sous la présence de fautes paramétriques ou catastrophiques. Des tests spécifiques à la détection de fautes peuvent être ajoutés pour augmenter la Couverture de fautes. Cette plateforme de CAT est intégrée dans l'environnement de conception microélectronique CadenceThe growing complexity of modern chips poses challenging test problems due to the requirement for specialized test equipment and the involved lengthy test times. This is particularly true for heterogeneous chips that comprise digital, analogue, and RF blocks onto the same substrate. Many research efforts are currently under way in the mixed-signal test domain. Theses efforts concern optimization of tests at the production stage (e. G. Off-line) or during the lifetime of the chip (on-line test). A promising research direction is the integration of additional circuitry on-chip, aiming to facilitate the test application (Design For Test) and/or to perform Built-In-Self-Test. The efficiency of such test techniques, both in terms of test accuracy and test cost, must be assessed during the design stage. However, there is an alarming lack of CAT tools, which are necessary, in order to facilitate the study of these techniques and, thereby, expedite their transfer into a production setting. In this thesis, we develop a CAT platform that can be used for the validation of analogue test techniques. The platform includes tools for fault modeling, injection and simulation, as well as tools for analogue test vector generation and optimization. A new statistical method is proposed and integrated into the platform, in order to assess the quality of test techniques during the design stage. This method aims to set the limits of the considered test criteria. Then, the different test metrics (as Fault coverage, Defect level or Yield loss) are evaluated under the presence of parametric and catastrophic faults. Some specific tests can be added to improve the structural fault coverage. The CAT platform is integrated in the Cadence design framework environment
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Gervais-Ducouret, Stéphane. "Etat de l'art de la technologie BiCMOS et de son utilisation : conception et optimisation de circuits analogiques BiCMOS." Bordeaux 1, 1994. http://www.theses.fr/1994BOR1A664.
Full textAbstract:
Une presentation de la technologie bicmos et de ses utilisations permet de donner un apercu global de ce procede de fabrication. Puis l'etude des composants principaux qui le constitue (les transistors mos et bipolaires) permet de les comparer pour mieux les utiliser ensemble. Ces resultats sont exploites pour la conception de circuits analogiques bicmos avec la technologie hf2cmos de la societe sgs thomson microelectronics: amplificateur differentiels, amplificateurs cascode miroirs de courant, sources de polarisation, amplificateurs operationnels et comparateurs. D'autres circuits plus originaux sont aussi traites comme les structures fusionnees et les cellules sensibles au faisceau laser. Enfin, des applications de recherche (trois) et deux asics pour les pme-pmi ont ete realisees durant cette these
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Bordonado, Bernard. "Contribution à la simulation en conception des effets des porteurs chauds sur la fiabilité des circuits analogiques CMOS." Toulouse, INSA, 1996. http://www.theses.fr/1996ISAT0032.
Full textAbstract:
Cette etude est consacree au developpement d'un nouveau flux de simulation pour ameliorer des la phase de conception la fiabilite aux effets des porteurs chauds des circuits analogiques cmos, et ce independamment des specificites de la technologie utilisee. La methode proposee d'amelioration qualitative avant fonderie de la fiabilite aux porteurs chauds repose sur la possibilite de simuler la duree de vie d'un circuit fonctionnel complexe a partir de donnees de vieillissement extraites sur des structures de test fondamentales. Cette nouvelle methodologie englobe et etend les connaissances deja acquises sur le sujet dans le domaine des circuits numeriques. Une etude theorique et experimentale approfondie a ete menee sur des oscillateurs en anneaux et des amplificateurs operationnels, circuits elementaires de l'electronique analogique. Plusieurs prototypes de complexites et de fonctionnalites diverses ont ete concus, realises, testes, vieillis electriquement et simules pour le developpement et la validation de ce flux
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Freitas, Philippe. "Apports et limitations de la technologie MOS double grille à grilles à grilles indépendantes sub-45nm pour la conception analogique basse fréquence." Thesis, Bordeaux 1, 2009. http://www.theses.fr/2009BOR13987/document.
Full textAbstract:
L’objectif de cette thèse est d’étudier les apports et les limitations des dispositifs double grille à grilles indépendantes (IDGMOS) dans la conception de circuits analogiques fonctionnant à basses fréquences. Ce dispositif compte parmi les structures à l’étude pour le remplacement des transistors MOS à substrat massif. Ce remplacement deviendra nécessaire dès lors que ceux-ci auront atteint leurs limites physiques suite à la diminution géométrique dictée par les besoins de l’industrie du semiconducteur. Bien que cette technologie soit conçue pour ses potentialités quant à la réalisation de circuits numériques et RF, le fait de pouvoir déconnecter les deux grilles et de les contrôler séparément ouvre également la voie à de nouvelles solutions pour la conception des systèmes analogiques futurs. Ce travail se focalise tout d’abord sur l’étude du comportement de l’IDGMOS et notamment sur les effets du couplage existant entre les deux interfaces du composant. Cette étude s’appuie sur les caractéristiques du transistor ainsi que sur son modèle. Celui-ci est ensuite simplifié afin d’extraire des lois élémentaires régissant le fonctionnement dynamique de l’IDGMOS. Dans un second temps, ce manuscrit précise l’environnement futur du transistor ainsi que les solutions existantes, conçues à base de dispositifs à substrat massif et permettant de palier les détériorations fonctionnelles futures. Une brève étude comparative est présentée ensuite entre une technologie MOS standard avancée et un modèle IDGMOS ajusté sur les prévisions de l’ITRS. Néanmoins, les paramètres ajustés sont à ce point idéaux qu’il est difficile de conclure. Il reste donc préférable de se cantonner aux considérations analogiques données par la suite du chapitre, celles-ci se basant principalement sur les équations du modèle de l’IDGMOS ainsi que sur sa structure. La troisième partie de se chapitre met en œuvre le transistor IDGMOS au sein de circuits représentant les blocs de base de l’électronique analogique. Chacun de ces blocs est étudié afin de mettre en valeur un apport fonctionnel particulier du composant. Cette étude se termine par une comparaison entre les résultats simulés d’un amplificateur complet IDGMOS et ceux d’un autre circuit réalisé quant à lui en utilisant l’accès substrat de transistors MOS standard, tous deux fonctionnant sous une tension d’alimentation de 0; 5VThe aim of this thesis is to study the contributions and the limitations of Independently Driven Double Gate MOS transistors in regard of the low frequency analog design. This device is one of the candidates for the replacement of the current bulk MOS technology since the gate length of the transistors cannot be efficiently decreased under 30nm. Even if the IDGMOS technology is mainly designed for digital and radio frequency applications, the independent drive of the gates should also improve the design of analog circuits ant it would provide solutions to the future circuits issues. First, this work focuses upon the IDGMOS’s behaviour, going a little deeper into the effects of the coupling that exists between its interfaces. Using the electrical characteristics of the transistor and simplifying its model, this report then reviews the static and dynamic laws of the component in order to extract a simple description of its operation modes. Secondly, a state of the art concerning both the future environment and issues is presented, followed by the solutions which currently exist using the standard MOS technology. A brief comparison between an advanced MOS technology and an IDGMOS model fitted on the ITRS parameters is given. However, these ideal parameters prevent this work from establishing a practical conclusion whereas the aforementioned theoretical studies can be used for providing a better understanding of the IDGMOS contributions. Those are reviewed just before the last part of the report which presents some basic analog circuits and their enhancement using double gate transistors. This chapter first emphasizes each important aspect of the device operating within the circuits and it thus concludes on an interesting comparison between two complete low supply voltage amplifiers, the first one designed using IDGMOS transistors and the other one based on bulk driven MOS devices
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Youssef, Stéphanie. "Aide au concepteur pour la génération de masques analogiques, réutilisables et optimisés, en technologie CMOS nanométrique." Paris 6, 2012. http://www.theses.fr/2012PA066645.
Full textAbstract:
Électronique et semi-conducteurs évoluent rapidement. Des nouvelles technologies sont introduites pour adapter la structure CMOS à la gravure nanométrique. La réduction des délais de mise sur le marché nécessite un flot de conception analogique fiable. La génération automatique du dessin des masques est un élément clé de ce flot dont les défis augmentent à mesure que la finesse de gravure augmente. La thèse propose un flot réutilisable et optimisé pour faire face aux défis de conception de masques de circuits alogiques. Il fait partie du projet CHAMS développé en LIP6. Tout d'abord, nous avons conçu une bibliothèque de primitives analogiques qui sont paramétrés, réutilisables, avec différents styles de Layout. Un langage de description a été introduit pour faciliter la migration technologique et le calcul des paramètres induits par le Layout. Ensuite, nous avons développé des algorithmes pour placer les circuits complexes en utilisant la bibliothèque de primitives, les fichiers de technologie et les contraintes géométriques du concepteur. Une représentation topologique du plan de masse et des contraintes telle que l´ appariemenent, la symétrie et la proximité ont été introduites. Enfin, nous avons créé un environnement logiciel pour optimiser le Layout suivant différents facteur de forme afin de minimiser la surface et le routage. La génération des masques documente directement la netlist par les paramètres parasites dépendants du Layout. Ce travail offre une solution fiable pour permettre une génération rapide, optimisée en quantifiant les parasites du layout de circuits analogiques complexesElectronics and semiconductor are evolving at an ever-increasing rate. New technologies are also introduced to extend CMOS into nano/molecular scale MOSFET structures. Tighter time-to-market needs are pressing the need for an automated reliable analog design flow. Automatic layout generation is a key ingredient of such flow whose design challenges are drastically exacerbated when more complex circuits and newer technologies must be hosted. The thesis presents a designer-assisted, reusable and optimized analog layout generation flow that addresses the challenges facing the automation of analog circuits. It is part of CHAMS project developed in LIP6. It has been developed in 3 phases. Firstly, we designed a library of analog Smart Devices that are parameterized, reusable, and with different layout styles. A generic language was used to describe these Devices to ease the technology migration and the layout-induced parameters calculation. Secondly, we developed the tools to generate the layout of complex circuits using the library of Smart Devices, the technology files and the designer's geometrical placement constraints needed to guarantee a certain performance. An intelligent topological representation was used to efficiently place the circuit modules given the designer's set of constraints. Thirdly, we created algorithms to optimize the layouts for different aspect ratios to minimize the area and the routing parasitic. In parallel the algorithm directly calculates and back-annotates the layout-dependent parasitic parameters. This work provides a reliable and efficient solution to allow a fast, optimized and parasitic effects-aware layout generation of complex analog circuits
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Amine, Hicham. "Les diviseurs analogiques de fréquence micro-ondes : Modélisation, conception et réalisation." Toulouse 3, 1993. http://www.theses.fr/1993TOU30084.
Full textAbstract:
Le but de ces travaux de these a ete la modelisation, la conception et la realisation des diviseurs de frequence analogiques micro-ondes a transistor a effet de champ. Pour mener ces travaux, des simulations frequentielles et tempo-frequentielles des caracteristiques non lineaires intrinseques du transistor, particulierement quand celui-ci est polarise en zone de pincement ont ete effectuees. Ces simulations ont permis la modelisation du phenomene d'autopolarisation qui est le principal responsable du fonctionnement non lineaire permettant la division de frequence dans le type de circuit considere. A partir des resultats obtenus par la simulation, un concept de la division de frequence a ete propose, base sur l'asservissement d'un element non lineaire actif en mode d'oscillation forcee, l'oscillation etant controlee par le signal d'entree grace au phenomene d'autopolarisation. Une modelisation optimale a ete, ensuite, effectuee et validee par une simulation dans le domaine temporel. Le bien-fonde du concept presente a ete demontre par la conception et la realisation d'un diviseur analogique de frequence sur maquette eclatee. Enfin, une etude analytique de la conversion du bruit de fond des diviseurs analogiques de frequence est exposee. Cette etude, fondee sur l'utilisation des matrices de conversion, permet d'evaluer les limites en bruit du circuit realise. Les resultats theoriques obtenus sont compares avec succes aux mesures
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Parthasarathy, Chittoor Ranganathan. "Etude de la fiabilité des technologies CMOS avancées : application à la simulation de la fiabilité de conception des circuits numériques et analagiques." Aix-Marseille 1, 2006. http://www.theses.fr/2006AIX11057.
Full textAbstract:
Dans ce travail, nous examinons les aspects de la dégradation des dispositifs MOSFETs dus aux porteurs chauds du canal(CHC) et aux instabilités à haute température sous polarisation négative (NBTI), du point de vue de la caractérisation et de la modélisation, dans l’objectif de développer des solutions largement utilisables pour simuler ces conditions de dégradation dans les circuits analogiques et numériques. De telles solutions représentent un besoin pressant dans le contexte de la miniaturisation extrême des dispositifs CMOS et devant la complexité croissante des produits utilisant ces dispositifs, nécessitant l’évaluation de leur fiabilité lors des étapes de conception des circuits. Ce travail s’adresse aux technologies CMOS actuelles des nœuds 65nm et 90nm présentant des transistors NMOS et PMOS avec des épaisseurs d’oxyde de grille de 1. 3nm à 6. 5nm. Nous avons proposé une méthodologie robuste pour extraire la dégradation des paramètres des transistors soumis à la dégradation NBTI et caractérisée par une nouvelle technique à la volée dite "On-The-Fly"(OTF), avec laquelle les mesures sont effectuées sans interrompre le stress. Nous avons étudié le phénomène de guérison partielle de la dégradation ou "recovery", qui est une des caractéristiques clés du NBTI comme au cours de certaines conditions de dégradations CHC. Nous avons proposé une nouvelle méthode de caractérisation de la dégradation en combinant des trains de polarisations de stress ou patterns" avec la technique OTF. Nous avons soumis les dispositifs à de multiples combinaisons de polarisations NBTI, NBTI et CHC, CHC et nous avons utilisé cette technique sur les transistors PMOS et NMOS à canal court et canal long. Cette méthode permet l’observation et la modélisation des caractéristiques de la dégradation NBTI et CHC dans une perspective unifiée qui éclaire la compréhension des mécanismes de dégradation dans les dispositifs impliquant le recovery. Nous avons proposé un modèle complet pour la dégradation NBTI. Ce modèle inclut précisément la dégradation NBTI et les dynamiques du recovery aussi bien que les différents constituants des composantes de la dégradation. L’effet de la commutation des signaux caractérisés par la fréquence, le rapport cyclique en phase NBTI et l’amplitude du signal ont été analysés et inclus dans le modèle. Le modèle est complété en formulant les paramètres en modèle SPICE (BSIM4) nécessaires à la représentation des dispositifs dégradés par le NBTI. La caractérisation et la modélisation de la dégradation CHC suivent le modèle standard des électrons chanceux ou Lucky-Electron Model où l’évaluation de la dégradation est associée au courant substrat. Nous proposons une amélioration de ce modèle en courant substrat pour pouvoir ajuster les résultats sur un grand intervalle en Vds et Vgs, pour différentes familles de dispositifs NMOS. Nous avons également incorporé à la modélisation et à la simulation des dégradations anormales observées sous dégradation CHC dans des familles de dispositifs à oxyde de grille épais. Nous décrivons le développement d’une méthodologie de simulation, mettant en lumière ses différents aspects fondamentaux. Nous incorporons dans les modèles du simulateur les différents modes de dégradation décrits ci-dessus et montrons les bons accords entre les simulations et les mesures sur silicium. Par la suite, nous étendons l’analyse aux circuits digitaux et analogiques. De nombreuses classes de circuits de plus en plus complexes ont été analysées de l’inverseur à la PLL et au convertisseur ADC, utilisant les modèles et la méthodologie de simulation développée. Cette méthodologie tout au long de ce travail forme la première pierre pour traiter les phénomènes de dégradation dans les dispositifs des générations technologiques actuelles, autant que les bases nécessaires à l’évaluation de la fiabilité des circuits en fonctionnement réel qui sont soumis à l interaction entre les diverses polarisations de stress.
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Bianchi, Raul-Andrés. "Techniques de conception des circuits intégrés analogiques pour des applications en haute température, en technologie sur substrat de silicium." Grenoble INPG, 1999. http://www.theses.fr/1999INPG0113.
Full textAbstract:
Cette these se situe dans le domaine de la microelectronique en haute temperature. Actuellement les technologies de circuits integres plus poussees, en termes de densite d'integration, cout, et fiabilite, utilisent encore le silicium comme materiau de base. Ces technologies sont concues pour permettre une large duree de vie, dans une plage de temperature donnee, typiquement de 0 a 100\c. D'autres technologies se developpent aussi, notamment le sic (de plus large bande interdite) et le soi couche mince (ou la surface des jonctions parasites son fortement reduites), pour satisfaire les besoins des applications a des tres hautes temperatures. Ayant actuellement des performances inferieures, en termes de cout et de densite d'integration, elles restent beaucoup moins competitives que les technologies standards sur substrat de silicium. De plus, il est prevu que, dans les prochains dix ans, plus de 70% des applications en haute temperature correspondront encore a des applications automobiles et petrolieres ayant des temperatures d'operation intermediaires, inferieures a 200\c. A partir de l'etude de la physique des composants semiconducteurs et des materiaux pour la microelectronique, cette these elargit jusqu'a environ 250\c la plage de temperature d'utilisation des technologies cmos et bicmos standards, sur substrat de silicium, a travers des techniques de conception de circuits integres, sans toutefois modifier les procedes de fabrication. Les etudes et les tests ont ete experimentes sur une technologie cmos et une technologie bicmos commerciales. Ces conclusions sont transferables a toute technologie semblable actuelle. De plus, les performances en temperature semblent ameliorer dans le futur, du fait que l'augmentation de la densite d'integration entraine une augmentation des concentrations des dopants et une reduction de la surface des jonctions d'isolation. Deux applications industrielles, representatives du marche potentiel des applications des circuits integres en haute temperature, ont permis de verifier dans la pratique les resultats theoriques obtenus.
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Chaahoub, Faouzi. "Etude des méthodes de conception et des outils de C. A. O. Pour la synthèse des circuits intégrés analogiques." Grenoble INPG, 1999. http://www.theses.fr/1999INPG0091.
Full textAbstract:
La realisation des circuits integres analogiques a hautes performances souffre de difficultes principalement dues a la reduction de la tension d'alimentation et a la reduction de la consommation, qui sont conduites par la proliferation des systemes portables alimentes par des batteries, mais patit aussi du manque d'outils de c. A. O permettant d'automatiser la phase de layout qui est assez laborieuse et prend beaucoup de temps. Cette these se situe dans ce contexte. Elle traite de deux domaines assez distincts mais complementaires, a savoir la conception de circuits integres analogiques a faible tension d'alimentation, et la generation automatique (ou assistee) du layout de ces circuits a l'aide d'algorithmes et de logiciels appropries. L'aboutissement de cette these est, premierement, la creation d'une nouvelle methode de conception des circuits integres analogiques, plus precisement la generation d'une technique de conception de nouvelle structure, plus adaptee aux basses tensions d'alimentation et aux faibles consommations, deuxiemement, notre contribution a l'automatisation de la phase du layout des circuits integres analogiques, a savoir l'etude detaillee des contraintes analogiques a prendre en compte dans tout outil d'automatisation du layout (generateur, placeur, routeur, compacteur), ainsi que notre participation au developpement de chrvan (outils d'automatisation des masques des circuits integres analogiques et mixtes, developpes au cnet grenoble) en aidant a sa mise au point, en l'utilisant, en proposant des ameliorations, et surtout en consacrant tous nos efforts a developpe un algorithme de placement des cellules analogiques qui prend en compte toutes ces contraintes analogiques.
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Malloug, Hani. "Conception de générateurs sinusoïdaux embarqués pour l'auto-test des circuits mixtes." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT069/document.
Full textAbstract:
Développer un générateur de signal analogique efficace est un élément clés pour les BIST des circuits analogiques et mixtes afin de produire le stimulus de test approprié, et remplacer les générateurs de signaux externes couteux dans les protocoles de standard de test fonctionnel analogique et mixte. Dans cette optique, nous présentons dans cette thèse des stratégies différentes de génération de signal sinusoïdal, basées sur les techniques d’annulation d’harmonique, pour le design d’un synthétiseur embarqué de signal sinusoïdal à haute fréquence. Les générateurs proposés utilisent des circuits numériques pour produire un ensemble de signaux carrés déphasés. Ces signaux carrés sont pondérés et combinés en appliquant différentes stratégies d’annulation d’harmonique dans un convertisseur numérique-analogique simplifié. Le générateur sélectionné permet d’annuler toutes les harmoniques en dessous de la 11ème. De plus, une simple stratégie de calibration a été conçue pour compenser l’effet de mismatch et de la variation de process de fabrication sur l’efficacité de la technique d’annulation d’harmonique. La simplicité du circuit rend cette approche adaptable pour le BIST des circuits intégrés analogique et mixte. Les modèles comportementaux, les simulations électriques d’un design en 28nm FDSOI et les résultats expérimentaux sont fournis pour valider la fonctionnalité du générateur proposé. Les résultats obtenus montrent des performances du circuit calibré autour de 52dB de SFDR pour un signal généré à 166MHzOne of the main key points to enable mixed-signal BIST solutions is the development of efficient on-chip analog signal generators that can provide appropriate test stimuli and replace costly external signal generators in standard analog and mixed-signal functional test protocols. In this line, we present in this thesis different sinewave generation strategies based on harmonic cancellation techniques to design a high-frequency on-chip sinusoidal synthetize. The proposed generators employ digital hardware to provide a set of phase-shifted digital square-wave signals. These square-wave signals are scaled and combined using different harmonic cancellation strategies in a simplified current-steering DAC. The selected generator allows the cancellation of all harmonic components up to the eleventh. Additionally, a simple calibration strategy has been devised to compensate the impact of process variations and mismatch on the effectiveness of the harmonic cancellation. The simplicity of the circuitry makes this approach suitable for mixed-signal BIST applications. Electrical simulations of a 28nm FDSOI design and experimental results are provided to validate the functionality of the proposed signal generator. Obtained results show a calibrated performance around 52dB of SFDR for a generated sinusoidal signal at 166 MHz
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Desgrez, Simon. "Conception de diviseurs de fréquence analogiques réalisés en technologie monomithique à base de transistors pseudomorphiques à haute mobilité électronique." Toulouse 3, 1997. http://www.theses.fr/1997TOU30138.
Full textAbstract:
Ce travail est une contribution a la conception de diviseurs de frequence analogiques realises en technologie monolithique a base de transistors pseudomorphiques a haute mobilite electronique aux frequences micro-ondes. Apres avoir decrit les divers circuits existants en choisissant une classification originale selon les differents principes regissant la division de frequence, nous developpons une approche analytique basee sur des modeles simplifies afin de trouver les parametres essentiels du phenomene. Nous experimentons egalement diverses methodes d'analyse sur calculateur avec pour objectif le developpement d'une approche methodologique generale. Finalement, la methode dite de la boucle ouverte est choisie pour la conception de circuits. Lors de son utilisation, il est a noter que des processus proches de cascades de bifurcations chaotiques sont observes. Une etude complementaire presentee permet de verifier qu'ils ne sont pas directement lies a la stabilite (physique) du dispositif. Ces travaux de modelisation sont pour la suite appliques a la conception de deux diviseurs en technologie monolithique. Une large bande de synchronisation d'environ 30 % a ete obtenue avec une topologie originale utilisant un transistor non polarise sur le drain. Les resultats experimentaux sont ensuite compares aux simulations effectuees precedemment ainsi qu'un performances deja publiees sur des circuits de ce type. Enfin, une derniere partie est consacree au bruit de phase dans les diviseurs de frequences.
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Lajmi, Rania. "Caractérisation et modélisation du vieillissement des circuits analogiques et RF en technologie 28 nm FDSOI." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT088.
Full textAbstract:
La fiabilité des circuits électroniques analogiques et mixtes fabriqués dans des technologies silicium utilisant des oxydes de métal est fortement affectée par les variations de processus, de tension et de température (PVT). De plus, des mécanismes de vieillissement tels que l’instabilité de la température de polarisation qui peut être à l’origine d’une dégradation des diélectriques et de la tension de seuil ou encore l’injection de porteurs chauds, impactent ces circuits. La dégradation induite par ces phénomènes affecte la durée de vie et des performances des composants et des circuits.Il existe dans la littérature de nombreuses études de la fiabilité des transistors MOS. Peu d’études ont été menées sur l’impact de leur fiabilité sur les circuits.Cette thèse présente les résultats des recherches sur les effets des mécanismes de vieillissement sur les performances de circuits analogiques et mixtes.La dégradation de la durée de vie est induite par la dégradation de la tension de seuil et du courant de drain. Des analyses sont effectuées sur la base de simulations de vieillissement prenant en compte les modèles des mécanismes de vieillissement développé par l’équipe et des mesures des circuits implémentés en technologie 28 nm FDSOI au sein de STMicroelectronics. Des tests accélérés ont été utilisés pour évaluer l’effet du vieillissement. Des techniques de correction appropriées pour surmonter la dégradation des performances des circuits, induite par le vieillissement sont proposées.Les performances DC et AC du LDO ont été analysés avant et après vieillissement. Le stress induit une dégradation de ses performances suite à l’effet du mécanisme HCI dans les transistors et au Matching induit dans la paire de transistors chargés de la régulation. Le LDO était surdimensionné pour ne pas subir de fortes dégradations. Une analyse sur l’évolution du rendement a été faite en utilisant l’outil WICKED de Mundea.Le bruit de jitter et le temps de verrouillage de la PLL ne sont pas impactés par le vieillissement et la PLL corrige elle-même toutes dégradations et déviations de ses paramètres de sortie. Pour cela, l’étude de l’un de ses blocs importants,le VCO, a été faite. Les résultats de mesure à 125 °C montre que la frequence d’oscillation du VCO a subi une dégradation significative. Tandis que le bruit de phase relatif n’a pas été impacté.L’extraction des performances statiques et dynamiques d’un CAN de type SAR a montré une dégradation significative du rapport signal sur bruit (SNR). Afin d’identifier le bloc responsable de cette dégradation, des simulations d’un seul CAN ont été faite. Le vieillissement a un impact significatif sur le comparateur. Le vieillissement impacte les fenêtres de temps pour chaque sous bloc du comparateur ce qui engendre une décision fausse de l’un de ces blocks d’où un signal erroné à la sortie du comparateur et par conséquent une erreur de codage et une dégradation des performances du CAN.L’étude de l’effet du vieillissement sur l’amplificateur de puissance a montré une dégradation importante des figures de mérites du PA sous l’effet d’un stress RF. Ces dégradations sont dues aux dégradations de paramètres du transistor tels que la transconductance gm et la résistance rds. Une solution pour limiter les effets de ces dégradations a été proposée. Basée sur le principe de détection et de polarisation adaptative, cette technique permet de changer la polarisation du PA afin d’amener les performances dégradées à leur valeur initiale.Sur la base de ces recherches, il est possible de conclure que les mécanismes de vieillissement de la technologie CMOS 28 nm FDSOI ne constituent pas un obstacle majeur au développement de circuits analogiques et mixtes. Cependant, une analyse minutieuse des effets du vieillissement au niveau du circuit, dès la phase de conception est nécessaire.L’ajout de détecteurs, comme dans le cas du PA, apporte des solutions efficaces de détection et d’amélioration des performancesReliability of analog and mixed signal circuits fabricated using complementary metaloxide semiconductor technologies in the deep-submicrometer technology nodes is significantly affected by process, voltage and temperature (PVT) variations. Degradationinduced due to aging mechanisms like bias temperature instability, hot carrier injection leads to additional challenges in design of reliable circuits. PVT variations and aging mechanisms together lead to lifetime degradation of device and circuit performance.There are many studies in the literature of the reliability of MOS transistors. Few studies have been conducted on the impact of their reliability on circuits.This research will study the impact of the deterioration of the MOS transistors on the performance of the developed circuits for analog and mixed applications (low dropout voltage regulator LDO, phase locked loop PLL, voltage controlled oscillator VCO, digital to analog converter CAN, power amplifier PA).Degradation lifetime induces the degradation of the threshold voltage and the drain. The surveys are conducted using aging simulations supporting models of aging mechanisms developed by our team and measurements of circuits implemented in 28nmFDSOI technology. Accelerated tests were used to evaluate the aging effect. Appropriate correction techniques for overcoming aging-induced degradation of circuit performance are proposed and studied.The DC and AC performances of LDO were analyzed before and after aging. The stress induces a degradation of these performances because of the effect of the mechanism of injection of hot carriers (HCI) on the transistors and the Matching induced in the pair of transistors responsible for the regulation. The LDO was oversized to avoid severe damage. A survey of the evolution of yield before and after aging was done using Mundea WICKED tool.The jitter noise and lock time of the PLL are not affected by aging and the PLL itself corrects any degradations and deviations of its output parameters. For this, an investigation of one of its important blocks, the VCO, was made. Measurement results at 125 ° C show that the oscillation frequency of the VCO has undergone significant degradation. While the relative phase noise has not been impacted.The aging effect on the digital analog converter SAR-ADC consisting of 16 TI-ADCs has occurred. Extraction of static and dynamic performances showed a significant degradation of the SNR. In order to identify the block responsible for this degradation, simulations of a single ADC were made. Aging has negligible impact on the switches while the comparator was identified as the most sensitive block. Aging impacts the time windows for each sub-block of the comparator which gives rise to a false decision of one of these blocks, hence a false signal at the output of the comparator, resulting in a code error and a degradation in the performance of the ADC.Investigation of the aging effect on the power amplifier has shown a significant degradation of the PA figures of merit under the effect of RF stress. These impairments are due to the degradation of transistor parameters such as transconductance gm and resistor rds. A solution for improving these degradations has been proposed. Based on the principle of detection and adaptive polarization, this technique makes it possible to change the polarization of the PA in order to bring the degraded performances to their fresh value.Based on this research, it is possible to conclude that the aging mechanisms of the 28nmFDSOI CMOS technology are not a major obstacle to the development of analogue and mixed signal systems. However, a careful analysis of the effects of aging at the circuit level, from the design phase, using the models developed at the transistor level and included in the simulators, is necessary.The incorporation of effective detection and performance enhancement solutions is possible for the implementation of extremely precise circuits
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Laraba, Asma. "Conception en vue de test de convertisseurs de signal analogique-numérique de type pipeline." Phd thesis, Université de Grenoble, 2013. http://tel.archives-ouvertes.fr/tel-00947360.
Full textAbstract:
La Non-Linéarité-Différentielle (NLD) et la Non-Linéarité-Intégrale (NLI) sont les performances statiques les plus importantes des Convertisseurs Analogique-Numérique (CAN) qui sont mesurées lors d'un test de production. Ces deux performances indiquent la déviation de la fonction de transfert du CAN par rapport au cas idéal. Elles sont obtenues en appliquant une rampe ou une sinusoïde lente au CAN et en calculant le nombre d'occurrences de chacun des codes du CAN.Ceci permet la construction de l'histogramme qui permet l'extraction de la NLD et la NLI. Cette approche requiert lacollection d'une quantité importante de données puisque chacun des codes doit être traversé plusieurs fois afin de moyenner le bruit et la quantité de données nécessaire augmente exponentiellement avec la résolution du CAN sous test. En effet,malgré que les circuits analogiques et mixtes occupent une surface qui n'excède pas généralement 5% de la surface globald'un System-on-Chip (SoC), leur temps de test représente souvent plus que 30% du temps de test global. Pour cette raison, la réduction du temps de test des CANs est un domaine de recherche qui attire de plus en plus d'attention et qui est en train deprendre de l'ampleur. Les CAN de type pipeline offrent un bon compromis entre la vitesse, la résolution et la consommation.Ils sont convenables pour une variété d'applications et sont typiquement utilisés dans les SoCs destinés à des applicationsvidéo. En raison de leur façon particulière du traitement du signal d'entrée, les CAN de type pipeline ont des codes de sortiequi ont la même largeur. Par conséquent, au lieu de considérer tous les codes lors du test, il est possible de se limiter à un sous-ensemble, ce qui permet de réduire considérablement le temps de test. Dans ce travail, une technique pour l'applicationdu test à code réduit pour les CANs de type pipeline est proposée. Elle exploite principalement deux propriétés de ce type deCAN et permet d'obtenir une très bonne estimation des performances statiques. La technique est validée expérimentalementsur un CAN 11-bit, 55nm de STMicroelectronics, obtenant une estimation de la NLD et de la NLI pratiquement identiques àla NLD et la NLI obtenues par la méthode classique d'histogramme, en utilisant la mesure de seulement 6% des codes.
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Tournier, Eric. "Conception et intégration silicium de circuits et SoC analogiques et numériques micro-ondes appliqués à la synthèse agile de fréquences." Habilitation à diriger des recherches, Université Paul Sabatier - Toulouse III, 2010. http://tel.archives-ouvertes.fr/tel-00629717.
Full textAbstract:
Cette habilitation à diriger des recherches résume la majeure partie des activités que nous avons menées dans le domaine des systèmes communicants hautes fréquences, et qui nous ont permis d'en explorer l'élément central "synthèse de fréquences", dans ses déclinaisons intégrées sur silicium, véritables lignes directrices de nos travaux. Si la synthèse de fréquences est essentielle, c'est qu'elle permet aux différents standards de communication actuels (WiFi, Bluetooth, ZigBee, ...) et futurs (Wireless-HD, ...) d'exister et de cohabiter, de commuter entre les canaux des différents utilisateurs, et dans certaines techniques d'étalement de spectre, d'assurer des sauts de fréquences ultra rapides. De multiples aspects ont été abordés, dont l'originalité réside dans le croisement des approches analogiques, numériques, mixtes, basses et hautes fréquences, impliquant les niveaux composants, circuits et systèmes, depuis l'optimisation très ciblée de fonctions élémentaires jusqu'à une application de métrologie de bruit de phase totalement atypique car entièrement intégrée et reconfigurable, en passant par la remise en question d'architectures habituelles de synthèse visant à en résoudre certains défauts récurrents. En tout premier lieu, nous avons mené une activité de conception analogique " classique " d'oscillateurs intégrés, que notre participation à un projet européen nous a permis de coupler pour la première fois à des résonateurs à ondes acoustiques de volume (BAW) très sélectifs dans une approche SoC "above-IC" à 5 GHz. Ils ont affiché des performances en bruit de phase à l'état de l'art au moment de leur publication. À côté de cela, nous avons développé des activités autour de la boucle à verrouillage de phase (PLL), fonction complexe standard des synthèses de fréquences. Avec elles, nous avons pu mettre en oeuvre des techniques de conception originales dans la numérisation haute fréquence des fonctions de la boucle, diviseurs, comparateurs phase/fréquence et filt res, ce qui nous a permis de dépasser certaines limitations au regard des technologies standards utilisées, en termes de chemins critiques, de parasites et de fréquences de fonctionnement notamment. En nous intéressant à la numérisation du dernier bloc de la PLL, l'oscillateur contrôlé en tension (VCO), nous nous sommes tournés vers le synthétiseur de fréquences digital direct (DDS). C'est avec cette fonction, dont le domaine d'application se révéla bien plus large que le seul oscillateur numérique (NCO), que nous avons pu apporter les solutions les plus singulières, voire les plus osées, en totale rupture avec les habitudes du domaine basse fréquence dont elle est issue. Nous avons ainsi été les premiers à proposer une architecture basse consommation de plusieurs milliers de transistors et fonctionnant au-delà de la gamme RF (6 GHz) sur une technologie pourtant grand public. Un brevet nous a également permis de mettre en valeur un fonctionnement spécial du DDS, capable de lui faire générer facilement des impulsions ultra-large bande (UWB). Dans une dernière partie, nous avons abordé les systèmes de mesure sur puce, et en particulier la mesure intégrée de bruit de phase, paramètre dont la minimisation est essentielle à la qualité des systèmes communicants. Nous avons montré qu'il était possible de concevoir sur une technologie courante des fonctions analogiques d'instrumentation dont la contribution minime en bruit a pu permettre la création d'un banc de mesure de bruit de phase reconfigurable totalement intégré. Les déclinaisons de ce banc, décrites dans un brevet, le rendent capable aussi bien de mesurer le bruit de phase de sources de fréquences que celui résiduel de quadripôles. Nul doute que les micro et nano systèmes hétérogènes multiphysiques du futur sauront tirer bénéfice de tels bancs de mesure miniatures intégrés, autorisant un traitement du signal des plus fidèle car effectué "au plus proche" des différents capteurs à interroger. Notre contribution s' est toujours voulue volontairement appliquée, en gardant à l'esprit certaines notions élémentaires telles que le coût et la consommation raisonnés des techniques et technologies mises en oeuvre, que la quête de l'innovation et de l'excellence doit malgré tout motiver, mais que le Graal de la performance ultime peut facilement faire oublier.
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Recoules, Hector. "Modélisation du transistor MOS submicronique : application à la conception de circuits intégrés analogiques et mixtes en technologie CMOS et BICMOS /." Paris : École nationale supérieure des télécommunications, 1999. http://catalogue.bnf.fr/ark:/12148/cb37047185b.
Full text
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Roger, Mathieu. "Etude, optimisation et réalisation de composants HIGFET complémentaires à grille submicronique : application à la conception de convertisseurs analogiques numériques ultrarapides." Lille 1, 2001. https://pepite-depot.univ-lille.fr/RESTREINT/Th_Num/2001/50376-2001-99.pdf.
Full text
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Begueret, Jean-Baptiste. "Conception optimisée de circuits intégrés analogiques basse puissance : application à la réalisation d'une télémesure intracorporelle pour la surveillance de fractures osseuses." Bordeaux 1, 1996. http://www.theses.fr/1996BOR10683.
Full textAbstract:
Ce memoire de these decrit la conception optimisee de circuits integres faible puissance utilises pour la realisation de systemes de telemesure implantes dans une prothese pour la surveillance de fractures osseuses. Un systeme de telemesure est compose de deux parties distinctes, a savoir le traitement de l'information issue des capteurs et la transmission de ces donnees. L'etude porte donc dans un premier temps, sur les differents types de convertisseurs analogique-numerique. Le bilan de la liaison radiofrequence a permis de comparer les differents codages de donnees par impulsion ainsi que les techniques de modulation numerique. Les differentes solutions proposees ont ete comparees en privilegiant le meilleur compromis entre une consommation minimale et une efficacite maximale en terme de bruit. Les deux derniers chapitres sont consacres a la conception proprement dite de deux systemes de telemesure realises en technologie bicmos 2 m. Le premier circuit est base sur un convertisseur tension-temps double rampe et le second, base sur la technique des capacites commutees, utilise un convertisseur tension-frequence. Ces deux systemes optimises sont bases sur des configurations innovantes et possedent une precision de 0,1%, une stabilite des mesures a long terme, un faible encombrement et une consommation minimale
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Standarovski, Denis. "Contribution à la conception de circuits intégrés analogiques en technologie CMOS basse tension pour application aux instruments d'observation de la Terre." Phd thesis, Toulouse, INPT, 2005. http://oatao.univ-toulouse.fr/7450/1/standarovski.pdf.
Full textAbstract:
Le présent mémoire de thèse s'inscrit dans la problématique d'intégration de chaînes pour traitement du signal vidéo issu d'un capteur CCD dédiées aux instruments d'observation de la Terre. La solution présentée à travers cette étude consiste à concevoir des circuits intégrés spécifiques (ASIC) analogiques avec des technologies CMOS sub-microniques basse-tension, principalement développées pour les circuits numériques complexes. Dans une première partie, nous présentons le contexte de l'étude en abordant l'environnement spatial et ses rayonnements inhérents. Nous précisons ensuite l'architecture des chaînes vidéo des instruments d'observation de la Terre mis en œuvre dans les différents satellites issus de la famille SPOT développés par le CNES. Une étude approfondie est ensuite consacrée au circuit échantillonneur-bloqueur (E/B) car cette fonction est limitante des performances des chaînes de traitement analogique du signal vidéo CCD. La réponse transitoire du commutateur analogique dans les circuits d'échantillonnage est à l'origine d'une erreur prédominante qui introduit une non-linéarité dans la caractéristique de transfert de la chaîne vidéo en raison des phénomènes d'injection de charges lors des commutations. Nous démontrons que cette erreur est minimisée par le choix de certaines architectures d'E/B rapides et symétriques utilisant l'effet Miller. Nous mettons en évidence la limitation dynamique des structures en boucle fermée (marge de phase réduite) et nous proposons une structure intéressante en termes de performances et pouvant répondre aux besoins d'une instrumentation rapide et précise. Les résolutions visées pour notre instrumentation (12-bits, 10-20Mechs/s) nous amènent alors à maximiser la dynamique des signaux utiles, ce qui nous conduit à la conception de circuits rail-to-rail en entrée et sortie. Pour concevoir ces circuits, nous analysons les cellules élémentaires CMOS basse-tension (3.3V), telles que les miroirs de courants à grande excursion, les circuits cascodes améliorés, les sources communes classe AB ainsi que les dispositifs de contrôle de mode commun. A partir des caractéristiques de ces cellules, nous proposons une méthodologie pour le calcul analytique des transferts en boucle ouverte d'amplificateurs opérationnels large bande et de circuits transconductance. De ces études, nous démontrerons la faisabilité de la chaîne vidéo à travers la réalisation de deux ASICs analogiques. Un premier démonstrateur en technologie CMOS 0.6µm intègre un amplificateur opérationnel symétrique large-bande rail-to-rail ainsi qu'un circuit E/B asymétrique. Une contribution aux besoins d'une instrumentation spatiale rapide, précise et totalement différentielle est développée dans une technologie BiCMOS 0.35µm à travers un circuit E/B symétrique et son étage d'entrée en prenant en compte les méthodes de durcissement aux radiations par layout.
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Gomez, Quiñones José Isabel. "Conception et Implémentation d'un Stimulateur Multi-Canal pour les Dispositifs Microfluidiques." Phd thesis, Université de Grenoble, 2011. http://tel.archives-ouvertes.fr/tel-00662414.
Full textAbstract:
This dissertation presents the design and implementation of a 16-channel sinusoidal generator to stimulate microfluidic devices that use electrokinetic forces to manipulate particles. The generator has both, independent frequency and independent amplitude control for each channel. The stimulation system is based upon a CMOS application specific (ASIC) device developed using 0.35μm technology. Several generator techniques were compared based on frequency range, total harmonic distortion (THD), and on-chip area. The best alternative for the microfluidic applications is based in a triangle-to-sine converter and presents a frequency range of 8kHz to 21MHz, an output voltage range of 0V to 3.1VPP , and a maximum THD of 5.11%. The fabricated device, has a foot-print of 1560μm×2030μm. The amplitude of the outputs is extended using an interface card, achieving voltages of 0V to 15VPP . The generator functionality was tested by performing an experimental set-up with particle trapping. The set-up consisted of a mi-cromachined channel with embedded electrodes configured as two electrical ports located at different positions along the channel. By choosing specific amplitude and frequency values from the generator, different particles suspended in a fluid were simultaneously trapped at different ports. The multichannel stimulator presented here can be used in many microfluidic experiments and devices where particle trapping, separation and characterization is desired.
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Collin, Olivier. "Conception de circuits électroniques par des réseaux de neurones : application au convertisseur analogique numérique." Rennes 1, 1991. http://www.theses.fr/1991REN10117.
Full textAbstract:
Ces dernieres annees ont vu l'apparition de nouvelles techniques regroupees sous le nom de reseaux de neurones. Ces modeles sont construits a partir d'elements au fonctionnement tres simple mais largement connectes entre eux. La conception de circuits est un probleme d'actualite pour lequel l'analyse et la synthese d'outils sont large-absents. Leur architecture generique et leur aptitude a realiser des relations du type entree-sortie permettent a certains reseaux neuroniques de pretendre au qualificatif d'outils d'aide a la conception de circuits. Nous avons explore les principales techniques actuelles concernant les reseaux de neurones afin de les appliquer a la conception d'un convertisseur analogique/numerique (can). Nous avons essentiellement repris les travaux de hopfield proposant la realisation d'un can a partir d'un reseau entierement connecte. Dans ce cas, le probleme de la conversion est pose comme un probleme d'optimisation en nombres entiers. Il s'agit de trouver le mot binaire de sortie correspondant au mieux, au sens des moindres carres, a la valeur analogique d'entree. Le calcul est effectue de maniere analogique par un reseau entierement connecte qui se relaxe d'un niveau d'energie eleve vers un niveau inferieur correspondant a la solution du probleme. Le calcul est bien global et la structure correspond a une sortie de memoire analogique associant par un mecanisme energetique une entree analogique a une sortie numerique.