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Dissertations / Theses on the topic 'Conception de circuits logiques'
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Benmouhoub, Riad. "Méthodologies de conception pour multiprocesseurs sur circuits logiques programmables." Phd thesis, Paris 11, 2007. http://pastel.archives-ouvertes.fr/pastel-00002797.
Full textAbstract:
L'augmentation continue de la capacité d'intégration d'une part, la complexité croissante des applications embarquées d'autre part, ont conduit aux systèmes sur puce (SoC) puis aux systèmes multiprocesseurs sur puce (MPSoC). Le problème fondamental associé à ces systèmes sur puces de grande taille est celui des méthodologies de conception et de la crise de productivité en résultant ne permettant pas d'exploiter de manière efficace ces circuits. Cette crise de productivité est le résultat d'approches ad-hoc et manuelle de la conception alors que le problème doit être posé comme un problème d'optimisation multi-objectif dont la résolution doit faire appel à des techniques d'optimisation automatique. Dans cette thèse, nous présentons une méthodologie de conception pour les systèmes multiprocesseurs sur circuits logiques programmables, dont l'originalité porte sur trois aspects : (1) l'exploration évolutionnaire multi objectif de l'espace de conception afin de mener une recherche intelligente, (2) l'utilisation des circuits logiques programmables de grande taille pour l'évaluation rapide par émulation largement supérieure à la simulation, et enfin (3) l'utilisation de la synthèse MPSoC depuis un langage de programmation parallèle haut niveau (Occam) et de la prise en compte du monitoring sur puce. Des cas d'études sur circuits ont démontré l'efficacité d'une telle méthodologie pour résoudre le problème de la crise de productivité de la conception.
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Schreiber, Jansch Ingrid Eleonora Courtois Bernard. "Conception de contrôleurs autotestables pour des hypothèses de pannes analytiques." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00319479.
Full text
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Alhalabi, Rana. "Conception innovante de circuits logiques et mémoires en technologie CMOS/Magnétique." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT103.
Full textAbstract:
Après de nombreuses études au cours des dernières décennies, les technologies émergentes de mémoires non volatiles décollent enfin dans le marché des semi-conducteurs. Elles ont comme objectif principal de prendre le relais des mémoires flash et DRAM qui touchent à leurs limites en termes de densité, de miniaturisation, de consommation ou d'amélioration de la vitesse. Parmi les technologies émergentes, la mémoire MRAM passe de simple « candidat potentiel » il y a quelques années à des mémoires fabriquées par de grandes industries, aujourd’hui disponibles sur le marché, suscitant un fort intérêt général dans le monde industriel de la microélectronique. Ses atouts permettent d'intégrer cette mémoire dans des flots de conception full custom et numérique afin de pouvoir améliorer certaines performances soit au niveau cellule élémentaire soit au niveau architecture. C'est pourquoi nous proposons dans une première partie la conception de circuits hybrides CMOS/magnétique de type LUT (Look Up Table) en technologie STT-MRAM (Spin Transfer Torque) ayant pour but de réaliser un démonstrateur. La conception full custom de A à Z de LUT innovantes a été mise en œuvre. Nous proposons dans la deuxième partie la conception d'une mémoire embarquée en technologie SOT (Spin Orbit Torque), pour laquelle un brevet d'invention a été déposé. Enfin, dans la dernière partie, ce type de mémoire SOT-MRAM ainsi que d’autres de type STT-MRAM ont été intégrées dans un processeur volatil afin d'évaluer les éventuels intérêts de ces technologies magnétiques STT et SOT dans ce type de circuit largement répandusAfter many studies in recent decades, emerging non-volatile memory technologies have recently taken off in the semiconductor market. Their main objective is to replace flash and DRAM memories that reach their limits in terms of density, miniaturization, consumption or speed improvement. Among the emerging technologies, the MRAM memory has been identified as a strong candidate to become a leading storage technology for future memory applications. That is why we propose in the first part the design of hybrid CMOS / Magnetic circuits of LUT type (Look Up Table) in STT-MRAM technology (Spin Transfer Torque) aiming to realize a demonstrator. The full custom design from A to Z of innovative LUTs has been implemented. We propose in the second part the design of a full memory in SOT (Spin Orbit Torque) technology, for which a patent has been deposited. Finally, in the last part, this type of memory SOT-MRAM as well as others of type STT-MRAM were integrated in a volatile processor to evaluate the possible interests of these magnetic technologies STT and SOT in this type of circuit
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Gentil, Marie-Hélène. "Conception et réalisation d'un planificateur de test hiérarchisé pour circuits logiques complexes." Montpellier 2, 1994. http://www.theses.fr/1994MON20035.
Full textAbstract:
Ce memoire propose une methodologie de generation hierarchisee de vecteurs de test dediee au test logique des circuits a haute echelle d'integration. La mesure de testabilite de haut niveau utilisee tout au long du processus est presentee puis comparee a trois autres mesures de testabilite existantes (cata, tmeas et la mesure d'abraham et thearling). La methodologie generale debute par le decoupage du circuit en partitions facilement testables par l'outil de generation automatique de vecteurs de test au niveau porte. Plusieurs techniques de partitionnement sont disponibles permettant la satisfaction de criteres de taille, de testabilite et d'optimisation de temps de test. En cas d'echec pendant le processus ou si l'utilisateur desire ameliorer la testabilite globale du circuit, une methodologie d'insertion automatique et de haut niveau de cellules de testabilite est proposee. Ensuite, les informations de test sont propagees des bornes de chacune des partitions jusqu'aux broches primaires du circuit en utilisant, si necessaire, les notions de simulation de fautes et de generation iterative de vecteurs de test. L'algorithme developpe est ensuite employe sur plusieurs circuits d'evaluation tant universitaires qu'industriels
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Lustrac, André de. "Conception de circuits Josephson ultrarapides : modélisation de la jonction tunnel Josephson ayant une constante de temps de l'ordre de la picoseconde : conception d'une famille logique à couplage direct adaptée aux jonctions Josephson picosecondes : application à un circuit additionneur et à un circuit multiplieur." Paris 11, 1986. http://www.theses.fr/1986PA112283.
Full textAbstract:
Un modèle adapté aux jonctions tunnel Josephson ayant des constantes de temps de l’ordre de la picoseconde est défini à partir d’un développement limité de l’expression du courant Josephson dépendant du temps, dite équation de Werthamer. Il se compose des composantes de l’expression adiabatique augmenté d’un terme supplémentaire qui dépend de la phase et de la tension aux bornes de la jonction et apparait comme un terme capacitif. Des expressions analytiques des temps caractéristiques d’une jonction (retard à la commutation, temps de montée) sont proposées pour les principales conditions de charge. Les principes de l’optimisation de la conception des circuits logique à couplage direct mettant en œuvre ces jonctions sont ensuite étudiés. Une famille de portes à hautes performances en vitesse et en consommation est proposée. Cette famille comprend un OU, un ET, un OU exclusif synchrone ainsi qu’une porte Majorité 2/3 et un NON. La conception optimisée, les marges et les délais logiques de ces portes sont déterminés. Enfin nous étudions deux circuits de complexité croissante : un additionneur 2+2 bits (20 ps/bit) et un multiplieur 4x4 bits (temps de multiplication : 100 ps)A Josephson tunnel junction model adapted to junction dynamics in the 1 picosecond range is derived from a series expansion of the time dependent Josephson current (Werthamer equation). The model consists of the terms of the adiabatic approximation and an added term depending on the phase and voltage across the junction which appears as an added capacitance. Analytical expressions of the junction characteristic times (turn of delay, rise time) are derived in the main junction load conditions. Then the principles of optimum design of direct coupled logic circuits implemented with these junctions are studied. It is found that circuits with heavily loaded junctions do not improve significantly if faster switching junctions are used. Therefore a new logic family (OR, AND, EXOR, Majority 2/3, NOT) is proposed which avoids heavily loaded junctions are used. The optimum designs, margins and logic delays of such circuits are determined. Two circuits of increasing complexity are finally studied using this logic family: a 2+2 bit adder (20 ps/bit) and a 4x4 bit multiplier (multiplication time: 100ps)
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Zhao, Weisheng. "Conception, evaluation and development of the non-volatile programmable logic circuits using the Magnetic Tunnel Junction (MTJ)." Paris 11, 2008. http://www.theses.fr/2008PA112051.
Full textAbstract:
Ces 20 dernières années, les circuits logiques programmables se sont développés rapidement, notamment grâce à l’avantage présenté par leur reconfigurabilité, leur facilité d’utilisation et le prix réduit de leur procédé de développement. Cependant, la volatilité intrinsèque de leur technologie de réalisation (CMOS) est à l’origine des inconvénients pour ces circuits, tels que : la perte de données en cas de pannes d’alimentation, la latence longue pour initialiser le système à chaque démarrage et la consommation d’énergie en état veille à cause des courants de fuite. Ce dernier point est devenu un défi majeur avec la minimisation des transistors sous 90nm. Ces dernières années, de nombreuses technologies émergentes ont été proposées et explorées pour résoudre ces inconvénients. Parmi celles-ci, les technologies magnétiques, basées sur la spintronique, sont parmi les plus performantes et pratiquement réalisables. Ce travail de thèse porte sur l’étude, la conception, la simulation et la réalisation des circuits reconfigurables combinant une technologie CMOS avancée et les technologies non-volatiles émergentes basées sur la nano-spintronique. Les Jonctions Tunnel Magnétiques (JTM) ont été plus particulièrement étudiées selon plusieurs modes d’écriture (écriture par champ et par transfert de spin). Des circuits hybrides ont été tout d’abord conçus et simulés électriquement. Ils montrent de grands potentiels en terme de vitesse, de non-volatilité et de consommation par rapport aux circuits classiques. Ils permettraient également des nouvelles architectures de calcul et des modes de reconfigurations avancés. Enfin, un prototype a été développé pour démontrer les comportements et performances de ces circuits de la manière physiqueOver the past 20 years, programmable logic circuits have grown rapidly, particularly through the advantages presented by their reconfigurability, ease of use and low cost of their development process. However, the inherent volatility of CMOS technology based on charge storage is the source of inconvenient for these circuits, such as: data loss in case of power failure, the long latency to initialize the system at each (re) start-up and increasing high standby power due to the leakage currents. This last point has become a major challenge as the shrinking of transistors down to 90nm or below. In recent years, numerous emerging technologies have been proposed and explored to overcome these problems. Among them, Spintronics technology, is among the most efficient and practical solutions. This thesis focuses on the study, design, simulation and implementation of reconfigurable circuits combining CMOS technology and advanced non-volatile emerging technologies based on Nano Spintronics. The Magnetic Tunnel Junction (MTJ) was particularly studied based on three modes of writing such as Spin Transfer Torque (STT). The hybrid circuits were first designed and simulated electrically. They show great potential in terms of speed, non-volatility and power compared to conventional circuits. They would promise also new computing architectures and some advanced reconfiguration methods. Finally, a prototype was developed to demonstrate the behaviour and performance of these circuits
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Tais-Lailhugue, Didier. "Étude et réalisation d'un outil de conception de systèmes logiques complexes." Montpellier 2, 1987. http://www.theses.fr/1987MON20013.
Full textAbstract:
Presentation d'une methodologie de synthese interactive des systemes logiques complexes a partir d'un cahier des charges modelise par un ensemble de grafcets structures et hierarchises. Cette methodologie est independante de la technologie de fabrication et peut representer un systeme logique quelconque; implantee en langage lisp, elle s'articule autour d'une base de donnee dont le systeme de gestion est defini
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Gonçalves, Dos Santos Junior Gutemberg. "Conception robuste de circuits numériques à technologie nanométrique." Thesis, Paris, ENST, 2012. http://www.theses.fr/2012ENST0039/document.
Full textAbstract:
Avec l'augmentation de la probabilité de fautes dans les circuits numériques, les systèmes développés pour les environnements critiques comme les centrales nucléaires, les avions et les applications spatiales doivent être certifies selon des normes industrielles. Cette thèse est un résultat d'une cooperation CIFRE entre l'entreprise Électricité de France (EDF) R&D et Télécom Paristech. EDF est l'un des plus gros producteurs d'énergie au monde et possède de nombreuses centrales nucléaires. Les systèmes de contrôle-commande utilisé dans les centrales sont basés sur des dispositifs électroniques, qui doivent être certifiés selon des normes industrielles comme la CEI 62566, la CEI 60987 et la CEI 61513 à cause de la criticité de l'environnement nucléaire. En particulier, l'utilisation des dispositifs programmables comme les FPGAs peut être considérée comme un défi du fait que la fonctionnalité du dispositif est définie par le concepteur seulement après sa conception physique. Le travail présenté dans ce mémoire porte sur la conception de nouvelles méthodes d'analyse de la fiabilité aussi bien que des méthodes d'amélioration de la fiabilité d'un circuit numériqueThe design of circuits to operate at critical environments, such as those used in control-command systems at nuclear power plants, is becoming a great challenge with the technology scaling. These circuits have to pass through a number of tests and analysis procedures in order to be qualified to operate. In case of nuclear power plants, safety is considered as a very high priority constraint, and circuits designed to operate under such critical environment must be in accordance with several technical standards such as the IEC 62566, the IEC 60987, and the IEC 61513. In such standards, reliability is treated as a main consideration, and methods to analyze and improve the circuit reliability are highly required. The present dissertation introduces some methods to analyze and to improve the reliability of circuits in order to facilitate their qualification according to the aforementioned technical standards. Concerning reliability analysis, we first present a fault-injection based tool used to assess the reliability of digital circuits. Next, we introduce a method to evaluate the reliability of circuits taking into account the ability of a given application to tolerate errors. Concerning reliability improvement techniques, first two different strategies to selectively harden a circuit are proposed. Finally, a method to automatically partition a TMR design based on a given reliability requirement is introduced
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Bounouar, Mohamed Amine. "Transistors mono-électroniques double-grille : modélisation, conception & évaluation d'architectures logiques." Thèse, Université de Sherbrooke, 2013. http://hdl.handle.net/11143/6117.
Full textAbstract:
Dans les années à venir, l'industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine « Beyond CMOS », ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. En effet, l'émergence du caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d'envisager la réalisation de remplaçants potentiels des transistors ou de cellules mémoire à haute densité d'intégration, basse consommation. L'objectif principal de ce travail de thèse est d'explorer et d'évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DG-SETs dans une approche « cellules standards » ; et iii) l'exploration d'architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l'aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en termes de consommation d'énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques.
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Kasbari, Abed-Elhak. "Conception et caractérisation de circuits synchrones en logiques ECL pour les communications à 40 Gbits/s." Cergy-Pontoise, 2003. http://www.theses.fr/2003CERG0179.
Full textAbstract:
Cette thèse est une contribution aux méthodes de conception et de caractérisation des circuits à très haut débit destinés aux télécommunications sur fibres optiques. Une méthode de conception des blocs élémentaires de la logique ECL est développée, et de nouveaux outils de conception sont mis au point pour réduire les temps de commutation. L'environnement de mesure a été amélioré pour permettre la caractérisation de circuits à 40 Gbit/s. Des circuits ont été conçus et fabriqués pour valider cette méthode. Deux technologies de transistors bipolaires à hétérojonction, SiGe et InP, ont été utilisées pour ces réalisations. Cette étude a conduit à d'excellents résultats. Les principaux résultats sont ceux de circuits de bascules D fonctionnant à plus de 40 Gbit/s et de démultiplexeurs à 40 Gbit/s. La caractérisation de ces circuits à plus haut débit a été limitée par le banc de mesuresThis work is our contribution to the design and characterisation methods for very high speed integrated circuits. These circuits are essential to the long haul optical fiber communication systems. We present some specific design problems of high speed circuits. A design method for the emitter coupled logic (ECL) elementary blocks is developed. Furthermore, new CAD tools are introduced to minimise the switching times. The measurement setup has been improved to allow circuits characterisation at 40 Gbit/s. Integrated circuits have been designed and fabricated to validate this methods. Two different heterojunction bipolar transistor technologies have been used: a production-level SiGe technology and a high frequency performances InP technology. This work led to excellent experimental results. DFF circuits show full-rate clock operation beyond 40 Gbit/s and demultiplexers achieve 40 Gbit/s. Characterisation at a higher bit rate has been limited by the measurement setup
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Wang, Gefei. "Conception et développement de nouveaux circuits logiques basés sur des spin transistor à effet de champ." Thesis, Université Paris-Saclay (ComUE), 2019. http://www.theses.fr/2019SACLS056.
Full textAbstract:
Le développement de la technologie CMOS a déclenché une révolution dans la production IC. Chaque nouvelle génération technologique, par la mise à l’échelle des dimensions, a entraîné une accélération de son fonctionnement et une réduction de sa consommation. Cependant, la miniaturisation sera contrainte par les limites physiques fondamentales régissant la commutation des dispositifs CMOS dès lors que la technologie atteint des dimensions inférieures à 10 nm. Les chercheurs veulent trouver d'autres moyens de dépasser ces limites physiques. La spintronique est l’un des concepts les plus prometteurs pour de nouvelles applications de circuits intégrés sans courant de charge. La STT-MRAM est l’une des technologies de mémoires fondée sur la spintronique qui entre avec succès en phase de production de masse. Les opérateurs logiques à base de spin, associés aux métiers, doivent être maintenant étudiés. Notre recherche porte sur le domaine des transistors à effet de champ de spin (spin-FET), l'un des dispositifs logiques fondamentaux à base de spin. Le mécanisme principal pour réaliser un spin-FET consiste à contrôler le spin des électrons, ce qui permet d'atteindre l'objectif de réduction de puissance. De plus, en tant que dispositifs à spin, les spin-FET peuvent facilement être combinés à des éléments de stockage magnétique, tels que la jonction tunnel magnétique (MTJ), pour développer une architecture à «logique non volatile» offrant des performances de hautes vitesses et de faible consommation. La thèse présentée ici consiste à développer un modèle compact de spin-FET et à explorer les possibilités de son application pour la conception logique et la simulation logique non volatile. Tout d'abord, nous avons proposé un modèle à géométrie non locale pour spin-FET afin de décrire les comportements des électrons, tels que l'injection et la détection de spin, le décalage de phase d'angle de spin induit par l'interaction spin-orbite. Nous avons programmé un modèle spin-FET non local à l'aide du langage Verilog-A et l'avons validé en comparant la simulation aux résultats expérimentaux. Afin de développer un modèle électrique pour la conception et la simulation de circuits, nous avons proposé un modèle de géométrie local pour spin-FET basé sur le modèle non-local spin-FET. Le modèle de spin-FET local étudié peut être utilisé pour la conception logique et la simulation transitoire à l'aide d'outil de conception de circuit. Deuxièmement, nous avons proposé un modèle spin-FET à plusieurs grilles en améliorant le modèle susmentionné. Afin d'améliorer les performances du spin-FET, nous avons mis en cascade le canal en utilisant une structure d'injection / détection de spin partagée. En concevant différentes longueurs de canal, le spin-FET à plusieurs grilles peut agir comme différentes portes logiques. Les performances de ces portes logiques sont analysées par rapport à la logique CMOS conventionnelle. En utilisant les portes logiques multi-grille à spin-FET, nous avons conçu et simulé un certain nombre de blocs logiques booléens. La fonctionnalité des blocs logiques est démontrée par le résultat de simulations transitoires à l'aide du modèle spin-FET à plusieurs grilles. Enfin, en combinant le modèle spin-FET et le modèle multi-grille spin-FET avec le modèle d'élément de stockage MTJ, les portes à «logique non volatile» sont proposées. Comme le seul signal de pur spin peut atteindre le côté détection du spin-FET, la MTJ reçoit un courant de pur spin pour le transfert de spin. Dans ce cas, la commutation de la MTJ peut être plus efficace par rapport à la structure conventionnelle MTJ / CMOS. La comparaison des performances entre la structure hybride MTJ / spin-FET et la structure hybride MTJ / CMOS est démontrée par un calcul de retard et de courant critique qui est dérivé de l'équation de Landau-Lifshitz-Gilbert (LLG). La simulation transitoire valide le fonctionnement de la logique non volatile basée sur MTJ / spin-FETThe development of Complementary Metal Oxide Semiconductor (CMOS) technology drives the revolution of the integrate circuits (IC) production. Each new CMOS technology generation is aimed at the fast and low-power operation which mostly benefits from the scaling with its dimensions. However, the scaling will be influenced by some fundamental physical limits of device switching since the CMOS technology steps into sub-10 nm generation. Researchers want to find other ways for addressing the physical limitation problem. Spintronics is one of the most promising fields for the concept of non-charge-based new IC applications. The spin-transfer torque magnetic random access memory (STT-MRAM) is one of the successful spintronics-based memory devices which is coming into the volume production stage. The related spin-based logic devices still need to be investigated. Our research is on the field of the spin field effect transistors (spin-FET), one of the fundamental spin-based logic devices. The main mechanism for realizing a spin-FET is controlling the spin of the electrons which can achieve the objective of power reduction. Moreover, as spin-based devices, the spin-FET can easily combine with spin-based storage elements such as magnetic tunnel junction (MTJ) to construct the “non-volatile logic” architecture with high-speed and low-power performance. Our focus in this thesis is to develop the compact model for spin-FET and to explore its application on logic design and non-volatile logic simulation. Firstly, we proposed the non-local geometry model for spin-FET to describe the behaviors of the electrons such as spin injection and detection, the spin angle phase shift induced by spin-orbit interaction. We programmed the non-local spin-FET model using Verilog-A language and validated it by comparing the simulation with the experimental result. In order to develop an electrical model for circuit design and simulation, we proposed the local geometry model for spin-FET based on the non-local spin-FET model. The investigated local spin-FET model can be used for logic design and transient simulation on the circuit design tool. Secondly, we proposed the multi-gate spin-FET model by improving the aforementioned model. In order to enhance the performance of the spin-FET, we cascaded the channel using a shared spin injection/detection structure. By designing different channel length, the multi-gate spin-FET can act as different logic gates. The performance of these logic gates is analyzed comparing with the conventional CMOS logic. Using the multi-gate spin-FET-based logic gates, we designed and simulated a number of the Boolean logic block. The logic block is demonstrated by the transient simulation result using the multi-gate spin-FET model. Finally, combing the spin-FET model and multi-gate spin-FET model with the storage element MTJ model, the “non-volatile logic” gates are proposed. Since the only pure spin signal can reach to the detection side of the spin-FET, the MTJ receives pure spin current for the spin transfer. In this case, the switching of the MTJ can be more effective compared with the conventional MTJ/CMOS structure. The performance comparison between hybrid MTJ/spin-FET structure and hybrid MTJ/CMOS structure are demonstrated by delay and critical current calculation which are derived from Landau-Lifshitz-Gilbert (LLG) equation. The transient simulation verifies the function of the MTJ/spin-FET based non-volatile logic
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Fabiani, Erwan. "Implémentation automatique de réseaux réguliers sur circuits reconfigurables." Rennes 1, 2001. http://www.theses.fr/2001REN10139.
Full textAbstract:
Les travaux présentés dans cette thèse constituent une méthode d'implémentation automatique de réseaux réguliers sur circuits reconfigurables. Les réseaux réguliers, utilisés pour paralléliser des algorithmes de calcul intensif, sont caractérisés par un assemblage de processeurs identiques. Or les outils standards de programmation pour circuits reconfigurables FPGA sont inefficaces pour implanter des circuits fortement structurés : ils requièrent un temps d'exécution excessivement long et perdent les propriétés de localité utiles pour la minimisation des délais. Notre méthode d'implémentation de réseaux réguliers prend en compte leur structure : de leurs propriétés de régularité, de localité et de leur hiérarchie, on déduit des contraintes qui dirigent la phase de placement. On montre sur plusieurs applications significatives que cette méthode diminue le temps de compilation jusqu'à un facteur 7 et multiplie la fréquence jusqu'à un facteur 3.
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Kinvi-Boh, Ékué. "Conception de circuits en logique ternaire : de la caractérisation au niveau transistor à la modélisation architecturale." Rennes 1, 2006. http://www.theses.fr/2006REN1S077.
Full textAbstract:
Ce travail de thèse s'intègre dans le cadre de la conception de nouvelles architectures basées sur le principe de la logique à valeurs multiples (MVL). Les avantages potentiels de telles architectures peuvent permettre une meilleure exploitation du domaine électrique disponible, une réduction du nombre d'interconnexions dans le circuit et un packaging réduit. L'objectif visé est donc de valider en testant des circuits ternaires fabriqués, de nouveaux concepts dits SUS-LOC (Supplementary Symmetrical Logic Circuit) qui permettent la conception de circuits en logique ternaire et qui sont basés sur l'utilisation de transistors MOSFET à enrichissement et à appauvrissement. Pour cela, la mise en place d'une méthodologie et des outils de conception propres à la logique ternaire et aux concepts SUS-LOC, est nécessaire. Ainsi, notre méthodologie de conception développée spécifiquement aux circuits ternaires en se basant sur de nouveaux outils de conception, a permis de valider les concepts SUS-LOC, ce qui ouvre la voie à la conception de systèmes électroniques en logique ternaire basés sur ces concepts.
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Maazouzi, Zahir. "Conception des circuits programmables par la réécriture conditionnelle et étude des aspects vectoriels des fonctions booléennes." Orléans, 2001. http://www.theses.fr/2001ORLE2042.
Full textAbstract:
Dans ce travail, nous proposons une méthode de conception originale pour les circuits combinatoires de type FPLA, basée sur des techniques de réécriture conditionnelle. Ce cadre théorique fort nous permet d'obtenir une méthode correcte (les solutions proposées sont exactes) et complète. L'implémentation du système de règles d'inférences, s'est faite dans un premier temps en utilisant un démonstrateur automatique dans les théories de Horn. Pour améliorer les performances nous avons développé des heuristiques et des stratégies, propres à nos objectifs. Puis nous avons élaboré un nouveau logiciel en adaptant les structures de données et ne conservant que les traitements nécessaires à notre problématique. Nous avons ensuite étudié l'aspect vectoriel de l'algèbre de Boole et ainsi dégagé de nouvelles propriétés sur les tables de vérités et la notion de ±somme de produitsα d'une fonction booléenne. Ceci nous a permis d'optimiser considérablement en mémoire et en temps notre méthode, tout en conservant la correction et la complétude. L'efficacité restant toutefois limitée, nous avons repris les propriétés dégagées et proposé une nouvelle représentation dite ±chapeauα des produits booléennes. Cette nouvelle représentation a l'avantage de la représentation dite syntaxique tout en conservant les propriétés établies sur la forme vectorielle. Ceci nous a permis de dépasser le cadre de conception de circuit et de proposer un arbre ternaire ayant pour racine une fonction booléenne et codant sous forme ±chapeauα l'ensemble de ses implicants premiers. Cet arbre inclut la nouvelle notion de sémantique d'une fonction booléenne qui optimise notre méthode. Cette approche a aussi été utilisée pour le calcul d'une couverture irredondante d'une fonction. La complexité théorique et la comparaison avec d'autres méthodes existantes sont étudiées et l'amélioration est confirmée en pratique par le développement d'un prototype ayant comme structures de données sous-jacente les BDD.
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Zounon, Arimyaou Abou. "Lignes d'interconnexions pour circuits logiques rapides : traitement temporel du couplage et des pertes." Paris 11, 1989. http://www.theses.fr/1989PA112330.
Full textAbstract:
Cette thèse est relative à la modélisation des lignes d'interconnexion des circuits logiques sur substrat isolant et semi-isolant et à son application aux lignes pour la logique gigabit AsGa. Les chapitres 1 et 2 présentent l'état de l'art des lignes d'interconnexion et les approches de modélisation (approximation quasi-TEM) utilisées dans le domaine temporel. Le chapitre 3 présente un résultat très important: la décomposition modale dans le domaine temporel direct pour les lignes couplées à pertes d'égales largeurs avec diélectrique inhomogène. Ces cas englobent une large gamme de bus de lignes microrubans pour circuits intégrés ou cartes d'interconnexion. Le chapitre 3 présente ensuite les modèles de lignes développés qui sont implantés dans le simulateur MACPRO: a) ligne unique sans pertes, à pertes métalliques ou diélectriques indépendantes de la fréquence b) lignes couplées (2, 3 ou 4) sans pertes c) lignes couplées de même largeur à pertes obtenues par la combinaison des modèles précédents. Le chapitre 4 présente une validation réciproque des modèles de lignes ci-dessus avec d'autres approches de modélisation (méthode fréquentielle, ENSERG et transformée en Z, INSA de RENNES). Le chapitre 5 présente des mesures temporelles effectuées à la fois au laboratoire (I. E. F. ) et à THOMSON-DAO sur des lignes microrubans sur AsGa. Elles sont confrontées à des simulations temporelles qui intègrent les couplages, les pertes métalliques des lignes et les éléments parasites localisés. Les modèles peuvent s'étendre avec quelques aménagements aux lignes comportant de l'effet de peau ou de la dispersion.
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Thuau, Ghislaine Saucier Gabrièle. "Conception logique et topologique en technologie MOS." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00308676.
Full text
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Parvez, Husain. "Conception et exploration des architectures de circuits FPGA hétérogènes à base de structures matricielles et dédiées aux applications spécifiques." Paris 6, 2010. http://www.theses.fr/2010PA066501.
Full textAbstract:
La production en faible volume des produits à base de FPGA est très efficace et économique, car ils sont faciles à concevoir et à programmer dans le plus court délai. Les ressources reconfigurables génériques dans FPGA peuvent être programmées pour exécuter une vaste gamme d'applications en temps mutuels exclusifs. Toutefois, la flexibilité des FPGAs les rend beaucoup plus larges, plus lents et consommants plus de courant que leurs homologues ASICs. Par conséquent, les FPGAs sont inadaptés aux applications nécessitant un volume élevé de production, une haute performance ou une faible consommation de puissance. Le thème principal de ce travail consiste à réduire la surface du FPGA en introduisant des blocs durs hétérogènes (comme des multiplicateurs, additionneurs, etc. ) dans les FPGAs, et en concevant des FPGAs à application spécifique. Ce travail présente un nouvel environnement pour l'exploration des architectures FPGA hétérogènes à base de structures matricielles. Des techniques automatiques pour la génération de layout du FPGA sont employées pour diminuer le coût de développement et de réalisation (NRE: Non-Recurring Engineering) et le temps de mise sur le marché des architectures FPGA hétérogènes à applications spécifiques. L'environnement d'exploration pour FPGA hétérogène est amélioré pour explorer des FPGAs à applications spécifiques, appelé ici comme un FPGA Inflexible à application spécifique (ASIF). L'idée principale est d'effectuer le prototypage, les tests et même d'envoyer le shipment initial d'une conception de circuit sur un FPGA. Plus tard, il peut être migré vers un ASIF pour une production à volume élevé.
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Belgnaoui, Ibrahim. "Contribution au développement d'une méthode de conception optimisée d'opérateurs logiques VLSI : application à la technologie STL." Bordeaux 1, 1990. http://www.theses.fr/1990BOR10535.
Full textAbstract:
Apres avoir presente l'evolution des technologies d'integration mises en Œuvre dans les familles logiques bipolaires vlsi, l'auteur definit les caracteristiques essentielles des operateurs: excursion logique, marge de bruit, facteur de merite. A partir d'une etude theorique et des expressions analytiques de ces caracteristiques, dans le cas de la logique stl, on propose un logiciel d'optimisation qui permet de definir les dimensions des composants elementaires et la topologie de l'operateur pour une technologie et un environnement logique donne
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Bounouar, Mohamed Amine. "Transistors mono-electroniques double-grille : Modélisation, conception and évaluation d’architectures logiques." Thesis, Lyon, INSA, 2013. http://www.theses.fr/2013ISAL0068/document.
Full textAbstract:
Dans les années à venir, l’industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine ‘‘Beyond CMOS’’, ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. Ainsi, le caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d’envisager la réalisation de transistors et de cellules mémoires à haute densité d’intégration, basse consommation. L’objectif principal de ce travail de thèse est d’explorer et d’évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DGSETs dans une approche ‘‘cellules standards’’ ; et iii) l’exploration d’architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l’aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en terme de consommation d’énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiquesIn this work, we have presented a physics-based analytical SET model for hybrid SET-CMOS circuit simulations. A realistic SET modeling approach has been used to provide a compact SET model that takes several conduction mechanisms into account and closely matches experimental SET characteristics. The model is implemented in Verilog-A language, and can provide suitable environment to simulate hybrid SET-CMOS architectures. We have presented logic circuit design technique based on double gate metallic SET at room temperature. We have also shown the flexibility that the second gate can bring in order to configure the SET into P-type and N-type. Given that the same device is utilized, the circuit design approach exhibits regularity of the logic gate that simplifies the design process and leads to reduce the increasing process variations. Afterwards, we have addressed a new Boolean logic family based on DG-SET. An evaluation of the performance metrics have been carried out to quantify SET technology at the circuit level and compared to advanced CMOS technology nodes. SET-based static memory was achieved and performances metrics have been discussed. At the architectural level, we have investigated both full DG-SET based arithmetic logic blocks (FA and ALU) and programmable logic circuits to emphasize the low power aspect of the technology. The extra power reduction of SETs based logic gates compared to the CMOS makes this technology much attractive for ultra-low power embedded applications. In this way, architectures based on SETs may offer a new computational paradigm with low power consumption and low voltage operation. We have also addressed a flexible logic design methodology based on DG-SET transmission gates. Unlike conventional design approach, the XOR / XNOR behavior can be efficiently implemented with only 4 transistors. Moreover, this approach allows obtaining reconfigurable XOR / XNOR gates by swapping the cell biasing. Given that the same device is utilized, the structure can be physically implemented and established in a regular manner. Finally, complex logic gates based on DG-SET transmission gates offer an improvement in terms of transistor device count and power consumption compared to standard complementary SETs implementations.Process variations are introduced through our model enabling then a statistical study to better estimate the SET-based circuit performances and robustness. SET features low power but limited operating frequency, i.e. the parasitics linked to the interconnects reduce the circuit operating frequency as the SET Ion current is limited to the nA range. In term of perspectives: i) detailed studying the impact on SET-based logic cells of process variation and random back ground charge ii) considering multi-level computational model and their associate architectures iii) investigating new computation paradigms (neuro-inspired architectures, quantum cellular automata) should be considered for future works
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Bounouar, Mohamed Amine. "Transistors mono-electroniques double-grille : Modélisation, conception and évaluation d'architectures logiques." Phd thesis, INSA de Lyon, 2013. http://tel.archives-ouvertes.fr/tel-00967363.
Full textAbstract:
Dans les années à venir, l'industrie de la microélectronique doit développer de nouvelles filières technologiques qui pourront devenir des successeurs ou des compléments de la technologie CMOS ultime. Parmi ces technologies émergentes relevant du domaine ''Beyond CMOS'', ce travail de recherche porte sur les transistors mono-électroniques (SET) dont le fonctionnement est basé sur la quantification de la charge électrique, le transport quantique et la répulsion Coulombienne. Les SETs doivent être étudiés à trois niveaux : composants, circuits et système. Ces nouveaux composants, utilisent à leur profit le phénomène dit de blocage de Coulomb permettant le transit des électrons de manière séquentielle, afin de contrôler très précisément le courant véhiculé. Ainsi, le caractère granulaire de la charge électrique dans le transport des électrons par effet tunnel, permet d'envisager la réalisation de transistors et de cellules mémoires à haute densité d'intégration, basse consommation. L'objectif principal de ce travail de thèse est d'explorer et d'évaluer le potentiel des transistors mono-électroniques double-grille métalliques (DG-SETs) pour les circuits logiques numériques. De ce fait, les travaux de recherches proposés sont divisés en trois parties : i) le développement des outils de simulation et tout particulièrement un modèle analytique de DG-SET ; ii) la conception de circuits numériques à base de DGSETs dans une approche ''cellules standards'' ; et iii) l'exploration d'architectures logiques versatiles à base de DG-SETs en exploitant la double-grille du dispositif. Un modèle analytique pour les DG-SETs métalliques fonctionnant à température ambiante et au-delà est présenté. Ce modèle est basé sur des paramètres physiques et géométriques et implémenté en langage Verilog-A. Il est utilisable pour la conception de circuits analogiques ou numériques hybrides SET-CMOS. A l'aide de cet outil, nous avons conçu, simulé et évalué les performances de circuits logiques à base de DG-SETs afin de mettre en avant leur utilisation dans les futurs circuits ULSI. Une bibliothèque de cellules logiques, à base de DG-SETs, fonctionnant à haute température est présentée. Des résultats remarquables ont été atteints notamment en terme de consommation d'énergie. De plus, des architectures logiques telles que les blocs élémentaires pour le calcul (ALU, SRAM, etc.) ont été conçues entièrement à base de DG-SETs. La flexibilité offerte par la seconde grille du DG-SET a permis de concevoir une nouvelle famille de circuits logiques flexibles à base de portes de transmission. Une réduction du nombre de transistors par fonction et de consommation a été atteinte. Enfin, des analyses Monte-Carlo sont abordées afin de déterminer la robustesse des circuits logiques conçus à l'égard des dispersions technologiques.
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Crestani, Didier. "Contribution à la conception d'un planificateur de test : partitionnement et test hiérarchisé des parties combinatoires d'un circuit séquentiel synchrone." Montpellier 2, 1991. http://www.theses.fr/1991MON20290.
Full textAbstract:
Ce memoire propose une methodologie de partitionnement fonctionnel en vue du test des parties combinatoires de circuits sequentiels synchrones. Cette methodologie prend en compte les problemes de reconvergence d'informations de test fautives grace a la notion de diamant de reconvergence, des criteres de controlabilite et d'observabilite definis par l'utilisateur, les performances du generateur de vecteurs de test au niveau portes employe. Une fois les partitions determinees, les informations de test sont propagees au niveau fonctionnel jusqu'aux broches primaires du circuit en faisant appel aux notions de transparence, d'element masquant, et en utilisant un mecanisme de remise en cause dirige par la dependance. Les techniques proposees sont employees sur un circuit choisi dans la litterature et s'integrent dans la realisation d'un planificateur de test
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Giraud, Bastien. "Apports et limitations des dispositifs multi-grilles sub-45 nm pour la conception des mémoires SRAM." Paris, ENST, 2008. http://www.theses.fr/2008ENST0020.
Full textAbstract:
Alors que les dispositifs sur substrat massif approchent les limites fondamentales de la physique, de nouvelles structures de transistor, telles que les dispositifs double-grilles apparaissent. Ces derniers présentent un excellent contrôle électrostatique du canal, un meilleur ratio Ion/Ioff et une robustesse aux variations. Il offre d'une part la possibilité de connecter ou de déconnecter les deux grilles et d'autre part la possibilité que la contribution de ces deux grilles soit identique ou différente. L'augmentation de la densité d'intégration et l'émergence des systèmes portables et de communication conduisent à un accroissement de la taille du bloc mémoire et de sa puissance dissipée. Les mémoires statiques à accès aléatoire (SRAM) doivent permettre des opérations à la fois hautes performances pour traiter les applications multimédias et basses consommations afin de prolonger la durée de la batterie. L'objectif de la thèse est d'analyser et de caractériser les potentialités de ces nouveaux dispositifs double-grilles pour la conception des mémoires SRAM. Dans cette thèse, des cellules mémoires et des circuits de lecture sont proposés. Concernant les points mémoire, la grille supplémentaire a permis d'améliorer la majorité des critères et ainsi de s'affranchir du compromis entre certains de ces critères. Ainsi, les points mémoire proposés possèdent des marges de fonctionnement trés élevées. Concernant les circuits de lecture, les innovations ont essentiellement porté sur l'introduction de nouveaux points d'entrée et de nouvelles contre-réactions, améliorant le délai et la robustesse à tension d'alimentation nominale (1,V) et à basse tension (0,6V)Where as bulk substrate topologies are nearing their physical limits, new structures such as double-gate transistors are being developed. The double-gate transistor provides excellent electrostatic channel control, a better Ion/Ioff ratio and a much smaller sensitivity to variations. Its gates can be connected or disconnected; moreover, it is possible for the contributions from the two gates to e equal or different. The rising density of integration and the emerging portable communication systems lead to the increasing size of the memory block and it power dissipation. Static Random Access Memories (SRAM) are today required to fulfill two conditions : firstly, raised performances in order to be able to process multimedia applications; and lower consumption in order to increase battery life. The present thesis aims to study and evaluate the potential of the double-gate transistors in the design of SRAM memories. This thesis puts forth new structures of memory cells and current -and voltage-sense amplifier circuits. The additional gate in the double-gate transistor used for the memory cells allows improvements with respect to most performance criteria. We are also able to avoid some of the classic trade-offs that exist between these criteria. These memory cells have high performance margins even in the presence of variations. The main contribution of this work in the field of sense amplifeir cricuits lies in the introduction of new entry points and new types of feedback, thereby improving the response time and the robustness at nominal and low supply voltages of 1,2V and 0,6V respectively
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Amesrouy, Brahim. "Conception des circuits integres en logique multivaluee en mode courant." Paris 6, 1990. http://www.theses.fr/1990PA066016.
Full textAbstract:
Cette these decrit la conception des circuits integres bipolaires multivalues en mode courant pour la realisation des fonctions a seuils. Nous avons d'abord presente les operations de base de la logique multivaluee en courant, avec des exemples de realisation en iil et en ecl. Nous avons etudie deux briques de base, les additionneurs 3-2 et 7-3 en circuiterie cml-ecl, ensuite utilises pour des circuits aritmetiques significatifs: additionneur 6 bit, multiplieur 44 et multiplieur 3232 bit. Puis nous avons mene une analyse critique sur les differentes techniques multivaluees en courant en vue d'applications dans le domaine des circuits arithmetiques. Dans les differents cas, nous avons compare les performances des circuits multivalues avec des versions binaires correspondantes, en utilisant les parametres electriques et les regles de dessin de la technologie subilo-n de rtc caen
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Deng, Erya. "Conception et développement de circuits logiques de faible consommation et fiables basés sur des jonctions tunnel magnétiques à écriture par transfert de spin." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT012/document.
Full textAbstract:
Avec la diminution du nœud de la technologie CMOS, la puissance statique et dynamique augmente spectaculairement. It est devenu l'un des principaux problèmes en raison de l'augmentation du courant de fuite et de la longue distance entre les mémoires et les circuits logiques. Au cours des dernières décennies, les dispositifs de spintronique, tels que la jonction tunnel magnétique (JTM) écrit par transfert de spin, sont largement étudiés pour résoudre le problème de la puissance statique grâce à leur non-volatilité. L'architecture logic-in-memory (LIM) hybride permet de fabriquer les dispositifs de spintronique au-dessus des circuits CMOS, réduisant le temps de transfert et la puissance dynamique. Cette thèse vise à la conception de circuits logiques et mémoires pour le système de faible puissance, en combinant les technologies JTM et CMOS. En utilisant un modèle compact JTM et le design-kit CMOS de STMicroelectronics, nous étudions les circuits hybrides MTJ/CMOS de 1-bit et multi-bit, y compris les opérations de lecture et d'écriture. Les méthodes d'optimisation sont également introduites pour améliorer la fiabilité, ce qui est extrêmement important pour les circuits logiques où les blocs de correction d'erreur ne peuvent pas être facilement intégrés sans sacrifier leurs performances ou augmenter la surface de circuit. Nous étendons la structure MTJ/CMOS hybride de multi-bit à la conception d’une mémoire MRAM avec les circuits périphériques simples. Basés sur le concept de LIM, les circuits logiques/arithmétiques non-volatiles sont conçus. Les JTMs sont intégrés non seulement comme des éléments de stockage, mais aussi comme des opérandes logiques. Tout d'abord, nous concevons et analysons théoriquement les portes logiques non-volatiles (PLNVs) comprenant NOT, AND, OR et XOR. Ensuite, les additionneurs complets non-volatiles (ACNVs) de 1-bit et 8-bit sont proposés et comparés avec l'additionneur classique basé sur la technologie CMOS. Nous étudions l'effet de la taille de transistor CMOS et des paramètres de JMT sur les performances d’ACNV. De plus, nous optimisons l’ACNV sous deux faces. Premièrement, un circuit de détection (mode de tension) de très haute fiabilité est proposé. Après, nous proposons de remplacer le JTM à deux électrodes par un JTM à trois électrodes (écrit par transfert de spin assisté par l’effet Hall de spin) en raison du temps d'écriture et de la puissance plus petit. Basé sur les PLNVs et ACNVs, d'autres circuits logiques peuvent être construits, par exemple, soustracteur non-volatile. Enfin, une mémoire adressable par contenu non-volatile (MACNV) est proposée. Deux décodeurs magnétiques visent à sélectionner des lignes et à enregistrer la position de recherche dans un état non-volatileWith the shrinking of CMOS (complementary metal oxide semi-conductor) technology, static and dynamic power increase dramatically and indeed has become one of the main challenges due to the increasing leakage current and long transfer distance between memory and logic chips. In the past decades, spintronics devices, such as spin transfer torque based magnetic tunnel junction (STT-MTJ), are widely investigated to overcome the static power issue thanks to their non-volatility. Hybrid logic-in-memory (LIM) architecture allows spintronics devices to be fabricated over the CMOS circuit plane, thereby reducing the transfer latency and the dynamic power dissipation. This thesis focuses on the design of hybrid MTJ/CMOS logic circuits and memories for low-power computing system.By using a compact MTJ model and the STMicroelectronics design kit for regular CMOS design, we investigate the hybrid MTJ/CMOS circuits for single-bit and multi-bit reading and writing. Optimization methods are also introduced to improve the reliability, which is extremely important for logic circuits where error correction blocks cannot be easily embedded without sacrificing their performances or adding extra area to the circuit. We extend the application of multi-context hybrid MTJ/CMOS structure to the memory design. Magnetic random access memory (MRAM) with simple peripheral circuits is designed.Based on the LIM concept, non-volatile logic/arithmetic circuits are designed to integrate MTJs not only as storage elements but also as logic operands. First, we design and theoretically analyze the non-volatile logic gates (NVLGs) including NOT, AND, OR and XOR. Then, 1-bit and 8-bit non-volatile full-adders (NVFAs), the basic elements for arithmetic operations, are proposed and compared with the traditional CMOS-based full-adder. The effect of CMOS transistor sizing and the MTJ parameters on the performances of NVFA is studied. Furthermore, we optimize the NVFA from two levels. From the structure-level, an ultra-high reliability voltage-mode sensing circuit is used to store the operand of NVFA. From the device-level, we propose 3-terminal MTJ switched by spin-Hall-assisted STT to replace the 2-terminal MTJ because of its smaller writing time and power consumption. Based on the NVLGs and NVFAs, other logic circuits can be built, for instance, non-volatile subtractor.Finally, non-volatile content addressable memory (NVCAM) is proposed. Two magnetic decoders aim at selecting a word line to be read or written and saving the corresponding search location in non-volatile state
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Liot, Vincent. "Etude de l'effet d'histoire et optimisation des circuits logiques en technologie SOI partiellement désertée 130 et 65nm." Grenoble INPG, 2006. http://www.theses.fr/2006INPG0019.
Full textAbstract:
L'objectif de ce travail est de répondre aux problématiques de conception liées à l'effet d'histoire dans les technologies CMOS/SOI partiellement désertées 0. 131. 1m et 65nm. Une étude approfondie a permis de mettre en évidence les limitations des méthodes classiquement utilisées pour caractériser l'impact de cet effet d'histoire sur les temps de propagation des portes. A partir des méthodologies d'initialisation de la charge du substrat flottant développées dans ce mémoire, un outil dédié à la caractérisation industrielle des bibliothèques de cellules standard a été développé. Cet outil permet d'obtenir, en seulement deux simulations, une estimation des cas de propagation les plus lents et les plus rapides, incluant la dispersion en régime aléatoire. Les résultats obtenus par cet outil confèrent aux circuits synthétisés une robustesse optimale à l'effet d'histoire tout en garantissant une dégradation négligeable des performances. Enfin les principaux facteurs de gain de cette technologie sont évalués pour les nœuds 130nm et 65nmThe purpose of this work is to adress the design issues induced by the history effect in 0. 131. 1m and 65nm partially depleted SOI technolgies. A detailled study of the history effect demonstrates the limitations of classical methodoligies used to characterize gates propagation delays. A specifie computer-aided design tool, based on a smart transistor initialisation technique, is proposed for industrial PD-SOI standard cells libraries characterization. This solution allows to completely characterise worst and best cases propagation delays of an n-input gate with only two simulations, including the dispersion caused by a random behavior. This method allows to avoid timing errors in large-scale PD-SOI circuits with a negligible cost in term of performance. Moreover, the impact of the history effect on circuits performances and the main advantages of the PD-SOI technologies are discussed
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Marcel, Jean Jacques. "Conception d'un circuit intégré d'adresses virtuelles, adresses physiques en Arseniure de Gallium." Lyon, INSA, 1995. http://www.theses.fr/1995ISAL0114.
Full textAbstract:
Cette thèse a pour objectif principal la réalisation d'un circuit intégré. Son principal attrait est une conjoncture de plusieurs éléments innovateurs : -projet de réalisation d'un supercalculateur, - équipe de développement étoffée, - circuit haute vitesse faisant appel à une technologie rapide, - outils de développement récents et méthodologie appropriée. Le circuit étant un circuit d'interface mémoire, on s'intéressera aux notions de mémoire cache et mémoire virtuelle. La technologie Arséniure de Gallium sera abordée en vue de valider son choix pour ce type d'application. Le type de réseau prédiffusé, représentant la plus grande complexité d'intégration dans cette technologie utilisée sera décrit. La conception d'un circuit intégré passe par un certain nombre de phases de développement obligatoires. On abordera donc les principes de développement de façon générale pour décrire ensuite la méthodologie choisie. La conception permettra d'aborder les spécifications du circuit avec ses objectifs fonctionnels primordiaux. Le dernier chapitre présentera les résultats de conception et de test du circuit intégré réalisé[The main objective of this thesis is the conception and realization of a specific integrated circuit. Its main motivation is the association of many up-to-date points : - situation within a huge project of a competitive super-calculator fabrication - development within a large and skill team - high speed circuit using a very specialized technology - recent software tools and associated methodology. Being a memory interface between the processors and the memory, the concepts of cache and virtual memory will be described. Gallium Arsenide will be investigated in order to show its necessity in the high speed application involved. The gate array will be described as it is the most complex used for this kind of technology and as it is the first fabricated at a commercial point of view. Conception is done via many interrelated phases so the methodology will be studied at a global manner first and then for our specific development. Specification then will be detailed in order to master the main needed functionalities. Test results and synthesis will be exposed at the end. ]
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Wang, Zhoukun. "Conception et analyse comparative multi-objectif multi-technologies de famille de multiprocesseurs sur puce." Grenoble INPG, 2009. http://www.theses.fr/2009INPG0098.
Full textAbstract:
Multiprocessor system on chip (MPSOC) have strongly emerged in the past decade in communication, multimedia, networking and other embedded domains. This thesis addresses the design and the physical implementation of a Network on Chip (NoC) based Multiprocessor System on Chip. We studied several aspects at different design stages: high level synthesis, architecture design, FPGA implementation, application evaluation and ASIC physical implementation. We try to analysis and find the impacts of these aspects for the MPSOC’s final performance, power consumption and area costMultiprocessor system on chip (MPSOC) have strongly emerged in the past decade in communication, multimedia, networking and other embedded domains. This thesis addresses the design and the physical implementation of a Network on Chip (NoC) based MPSOC. We studied several aspects at different design stages: high level synthesis, architecture design, FPGA implementation, application evaluation and ASIC physical implementation. We try to analysis and find the impacts of these aspects for the MPSOC's final performance, power consumption and area cost. We implemented a family of NoC based multiprocessor(2-24) embedded system on FPGA. On the other hand we successfully implemented a set of algorithms on this platform, such as AES and TDES block cipher cryptographic algorithms. The network part of our architecture has been implemented on ASIC technology and has been explored with different timing constraints and different library categories of STmicroelectronics' 65nm/45nm technologies. The experimental results of ASIC and FPGA are compared, and we inducted the discuss of technology change impact on parallel programming
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Lelong, Lionel. "Architecture SoC-FPGA pour la mesure temps réel par traitement d'images. Conception d'un système embarqué : imageur CMOS et circuit logique programmable." Saint-Etienne, 2005. http://www.theses.fr/2005STET4008.
Full textAbstract:
La méthode de mesures par PIV (Particle Image Velocimetry) est une technique pour mesurer un champ de vitesse de manière non intrusive et multipoints. Cette technique utilise l'algorithme de corrélation entre deux images consécutives pour déterminer les vecteurs vitesse. La quantité de calcul requis par cette méthode limite son usage à des traitements en temps différé sur ordinateur. Les performances des ordinateurs demeurent insuffisantes pour ce type d'applications sous contrainte temps réel sur des cadences de données élevés. Au vu de ces besoins, la définition et la conception d'architectures dédiées semblent être une solution adéquate pour atteindre le temps réel. L'évolution des niveaux d'intégration permet le développement des structures dédiées au traitement d'images en temps réel à bas prix. Dans ce travail de thèse, nous nous sommes intéressés à la conception d'une architecture de type SoC (System on-Chip) dédiée aux mesures de paramètres physiques par traitement d'images en temps réel. C'est une architecture hiérarchique et modulaire dédiée à des applications de type flot de données d'entrée dominant. Cette description hiérarchique permet la modification du nombre et/ou de la nature de ces éléments sans modifier profondément l'architecture. Pour le calcul d'une mesure, il faut 267 µs avec un FPGA à 50 MHz. Pour estimer les performances du système, un imageur CMOS a été connecté directement au FPGA. Les avantages de ce prototype sont de réduire au minimum le mouvement de grands ensembles de données ainsi que la latence en commençant à traiter des données avant leur complète acquisitionThe measurements method by PIV (Particle Image Velocimetry) is a technique to measure a motion vector field in a non-intrusive way and multi points. This technique uses the cross-correlation algorithm between two images to estimate the motion. The computation quantity required by this method limits its use to off-line processing with computer. The computers performances remain insufficient for this type of applications under constraint real time on high data rates. Within sight of these specific needs, the definition and the design of dedicated architectures seem to be an adequate solution to reach significant performances. The evolution of the integration levels allows the development of structures dedicated to image processing in real time at low prices. We propose a hardware implementation of cross-correlation algorithm adapted to internal architecture of FPGA with an aim of obtaining the real time PIV. In this thesis, we were interested in the architecture design of System on-a-Chip dedicated to physical measurements of parameters by real time image processing. This is a hierarchical and modular architecture dedicated to applications of “Dominant input data flow”. This hierarchical description allows a modification of number and/or nature of elements without architecture modifications. For one measurement computation, it needs 267 µs with a FPGA at the frequency of 50 MHz. To estimate the system performances, a CMOS image sensor was connected directly to the FPGA. That makes it possible to carry out a compact, dedicated and easily reuse system. An architecture made up of 5 computation modules allows satisfying the constraint of real time processing with this prototype
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Perez, Renaud. "Contribution à la définition des spécifications d'un outil d'aide à la conception automatique de systèmes électroniques intégrés robustes." Montpellier 2, 2004. http://www.theses.fr/2004MON20215.
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Benhaddou, Mohamed. "Définition d'une méthodologie de conception de circuits intégrés numériques indépendante de la technologie : application à la conception d'un processeur flou." Vandoeuvre-les-Nancy, INPL, 1995. http://www.theses.fr/1995INPL067N.
Full textAbstract:
Les technologies de fabrication de circuits intégrés numériques et les outils de CAO pour la conception de ceux-ci ont régulièrement évolué. La tendance actuelle est de décrire le comportement du concept à un niveau d'abstraction élevé à l'aide d'un langage de description du matériel standard comme Verilog ou VHDL, et laisser le soin aux outils de synthèse de générer les masques du circuit ou sa liste d'équipotentielles dans la bibliothèque d'un fondeur. Le problème est le prix élevé de ces outils de synthèse de haut niveau qui est dissuasif pour les PME/PMI. L’objectif de ce travail est de montrer que l'on peut démarrer le flot de conception d'un circuit par sa description comportementale de haut niveau et d'obtenir des circuits répondant au cahier des charges en utilisant deux outils de CAO abordables financièrement et répandus dans le commerce: Max+plus II pour le développement des circuits configurables et Solo 1400 pour le développement des circuits précaractérisés. Les outils de synthèse de haut niveau sont ainsi évités à l'aide d'un environnement de conception bâti autour de logiciels de portabilité entre les deux technologies et d'interfaçage entre les HDL de Max+plus II (AHDL) et Solo 1400 (model) et Verilog qui permet la modélisation des circuits intégrés numériques à différents niveaux d'abstraction. Cet environnement de conception est géré par une méthodologie simple, stricte et efficace. Un processeur flou a été conçu afin de valider la méthodologie de conception indépendante de la technologie proposée
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Schreiber, Jansch Ingrid Eleonora. "Conception de contrôleurs autotestables pour des hypothèses de pannes analytiques." Phd thesis, Grenoble INPG, 1985. http://tel.archives-ouvertes.fr/tel-00319479.
Full textAbstract:
Contrôleurs utilisés dans les systèmes autotestables pour le test des sorties combinatoires ou séquentielles. Conception des contrôleurs NMOS à partir de l'assemblage des cellules, des règles de conception pour celle-ci, et des hypothèses de pannes pouvant survenir. Les considérations pratiques sont basées sur des hypothèses de pannes analytiques
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Lallet, Julien Sentieys Olivier. "Mozaïc plate-forme générique de modélisation et de conception d'architectures reconfigurables dynamiquement /." Rennes : [s.n.], 2008. ftp://ftp.irisa.fr/techreports/theses/2008/lallet.pdf.
Full text
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Chusseau, Laurent. "Contribution à la conception de circuits intégrés AsGa : modélisation du MESFET AsGa pour un simulateur de circuits ultrarapides : effets de propagation et de couplage dans les CI logiques BFL AsGa." Paris 11, 1985. http://www.theses.fr/1985PA112081.
Full textAbstract:
Cette thèse étudie les effets de propagation et de couplage dans les circuits intégrés logiques AsGa BFL. L’étude est faite avec un nouveau simulateur temporel MACPRO qui intègre à la fois le traitement des portes logiques actives, et la propagation non instantanée des signaux électriques sur des lignes de transmission métalliques à pertes et couplées. L’étude comporte : a) la mise au point d’un modèle de MESFET AsGa adapté aux circuits logiques ultrarapides, b) l’évaluation des dégradations des signaux en logique BFL et notamment l’influence des lignes de signal, des lignes d’alimentation, des effets de couplageThis thesis studies the propagation and coupling effects in GaAs logic integrated circuits (BFL). A new time simulator MACPRO is used, which integrates the treatment of active logic gates and the non instantaneous propagation of signals on metal transmission lines including losses and coupling. The study includes a) the development of model of the GaAs MESFET well adapted to the analog simulation of ultra-fast logic circuits, b) the evaluation of signal degradations in BFL logic i. E. The influence of signal lines, power bus, coupling effects
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Spataro, Anne. "Elaboration d'une nouvelle méthodologie de conception des circuits intégrés radiofréquences basée sur l'utilisation du temps de propagation des opérateurs logiques élémentaires : application à la synthèse d'oscillateurs CMOS polyphasés." Bordeaux 1, 2001. http://www.theses.fr/2001BOR12340.
Full textAbstract:
Cette thèse s'intéresse à l'intégration des synthétiseurs de fréquence en technologie CMOS VLSI. Il est montré que l'intégration des architectures classiques dans ces technologies rend très difficile l'obtention des performances exigées en terme de bruit de phase et de consommation. Dans ce mémoire, une nouvelle architecture de synthétiseur est proposée, elle utilise une structure double boucle dans laquelle la seconde boucle est remplacée par un convertisseur de signaux. Ce convertisseur utilise une méthodologie de conception originale basée sur l'utilisation du temps de propagation des opérateurs logiques élémentaires et appelée Delay Oriented Design (DOD). Deux prototypes de convertisseurs ont été réalisés, le premier en technologie CMOS 0,8um d'AMS fournit des signaux autour de 250MHz et le deuxième en technologie CMOS 0,25um de STMicroelectronics est dédié à la réalisation d'un synthétiseur UMTS. Ces prototypes ont montré que la méthodologie DOD permet de répondre efficacement aux exigences des systèmes radiocommunications numériques. D'autres réalisations DOD sont présentées, elles montrent que la méthodologie DOD ne s'applique pas seulement aux circuits intégrés radiofréquences.
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Lallet, Julien. "Mozaïc : plate-forme générique de modélisation et de conception d’architectures reconfigurables dynamiquement." Phd thesis, Rennes 1, 2008. ftp://ftp.irisa.fr/techreports/theses/2008/lallet.pdf.
Full textAbstract:
Cette thèse se place dans le contexte de la modélisation haut niveau des architectures ainsi que dans le contexte de l'aide à la conception et à l'exploration d'architectures reconfigurables dynamiquement. Ce document présente la plate-forme de développement Mozaïc dont l'objectif est de permettre la conception d'architectures reconfigurables dynamiquement par l'introduction automatique de ressources matérielles dédiées et adaptées. Nous présentons également le langage de description haut niveau xMAML qui permet la spécification de l'architecture et de l'exploitation efficace des mécanismes précédemment présentés. Enfin, la dernière partie de ce document s'attache à présenter l'utilisation de la plate-forme Mozaïc et plus particulièrement les différentes phases de développement d'un décodeur WCDMA implémenté par reconfiguration dynamique sur deux architectures reconfigurables dynamiquement que sont les FPGA et le processeur reconfigurable DARTThis thesis attempts to define an architectural description language for computer-aided design conception and exploration of dynamically reconfigurable architectures. This document presents the development framework Mozaïc which aims at designing dynamically reconfigurable architecture by automatic generation of the required hardware resources. In the first part of this document, we detail the dynamic reconfiguration concepts developed and used by Mozaïc. In a second part, we present the ADL xMAML which allows the description and the efficient exploration of the concepts presented in the first part. Parameters specific to dynamic reconfiguration have been added in ADL which is based on the MAML language. The last part of the document is dedicated to the presentation of the framework itself and especially on the dynamically reconfigurable implementation of a WCDMA decoder on both a FPGA architecture and on the DART architecture
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Tanougast, Camel. "Méthodologie de partitionnement applicable aux systèmes sur puce à base de FPGA, pour l'implantation en reconfiguration dynamique d'algorithmes flot de données." Nancy 1, 2001. http://www.theses.fr/2001NAN10169.
Full textAbstract:
La reconfiguration dynamique des FPGAs consiste à exécuter successivement une séquence d'algorithmes sur le même circuit. Dans cette thèse, nous proposons une méthode de partitionnement temporel d'un algorithme permettant de minimiser la surface logique d'un FPGA par exploitation de la reconfiguration dynamique. Cette approche permet d'accroître l'efficacité du FPGA tout en permettant de satisfaire une contrainte de temps. La méthode repose, sur une estimation du nombre d'étapes de reconfiguration possible à partir des tailles et des vitesses de traitement des opérateurs en fonction du FPGA cible. Ensuite, nous déduisons le partitionnement de l'algorithme en implantant chaque étape trouvée dans l'analyse précédente. Cette approche peut être ajustée de manière heuristique afin d'affiner le nombre de partitions de façon plus précise. Nous illustrons la validité de l'approche en l'appliquant à des algorithmes de traitement d'images. Nous concluons sur des perspectives de cette approcheThe Run-Time Reconfiguration of FPGAs consist in the successive execution of a sequence of algorithms on the same device. In this thesis, we discuss the partitioning problem for dynamic reprogramability. We propose a method for the determination of the step numbers for a Run-Time-Reconfiguration implementation of a given time-constrained algorithm. This permits to enhance the silicon efficiency by reducing the reconfigurable array's area. Our method consist, by taking into account the used technology, in evaluating the algorithm area and operators execution time from data flow graph. This evaluation helps us to find a final partitioning. This method can be made in a heuristic way to adapt more precisely the partitioning. To validate our methodology, we have applied our approach on real time image processing algorithms. The performances like processing time and resources usage rate of the FPGA are described. Finally we conclude with suggestions for further work
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Razafindraibe, Alin. "Analyse et amélioration de la logique double rail pour la conception de circuits sécurisés." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2006. http://tel.archives-ouvertes.fr/tel-00282762.
Full textAbstract:
Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques différentielles en puissance (DPA), la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques DPA. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Dans un premier temps, nous avons montré qu'un circuit double rail est nettement plus résistant aux attaques DPA que son homologue simple rail. Dans un deuxième temps, après une étude approfondie de l'impact de la synthèse physique sur la robustesse de la logique double rail, nous avons abouti à la conclusion qu'en présence de déséquilibres des capacités de charge, des temps de transition et des temps d'arrivée, les circuits double rail peuvent perdre leur avantage et devenir vulnérables aux attaques DPA. Cette étude a permis de définir quelques métriques de robustesse aux attaques DPA à partir desquelles nous avons clairement établi qu'une cellule double rail n'est robuste que si les signaux la contrôlant arrivent tous dans un intervalle de temps particulièrement réduit. Afin d'éliminer cette faiblesse résiduelle de la logique double rail, nous avons finalement proposé une amélioration simple mais efficace de la logique double rail. La logique résultante a été appelée STTL (Secured Triple Track Logic). La mise en oeuvre de cette logique a permis de montrer que la logique STTL permet d'obtenir des circuits dont les temps de calcul et la consommation sont indépendants des données.
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Guiraudou, Pascal. "Conception et réalisation d'un simulateur logique et concurrent de fautes pour circuits intégrés VLSI." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375981248.
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Razafindraibe, Hanitriniaina Mamitiana Alin. "Analyse et amélioration de la logique double rail pour la conception de circuits sécurisés." Montpellier 2, 2006. http://www.theses.fr/2006MON20117.
Full textAbstract:
Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques différentielles en puissance (DPA), la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques DPA. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l’analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Dans un premier temps, nous avons montré qu'un circuit double rail est nettement plus résistant aux attaques DPA que son homologue simple rail. Dans un deuxième temps, après une étude approfondie de l'impact de la synthèse physique sur la robustesse de la logique double rail, nous avons abouti à la conclusion qu'en présence de déséquilibres des capacités de charge, des temps de transition et des temps d'arrivée, les circuits double rail peuvent perdre leur avantage et devenir vulnérables aux attaques DPA. Cette étude a permis de définir quelques métriques de robustesse aux attaques DPA à partir desquelles nous avons clairement établi qu'une cellule double rail n'est robuste que si les signaux la contrôlant arrivent tous dans un intervalle de temps particulièrement réduit. Afin d’éliminer cette faiblesse résiduelle de la logique double rail, nous avons finalement proposé une amélioration simple mais efficace de la logique double rail. La logique résultante a été appelée STTL (Secured Triple Track Logic). La mise en œuvre de cette logique a permis de montrer que la logique STTL permet d’obtenir des circuits dont les temps de calcul et la consommation sont indépendants des données
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Chusseau, Laurent. "Contribution à la conception de circuits intégrés AsGa modélisation du MESFET AsGa et étude des effets de propagation et de couplage dans les CI logiques BFL AsGa, caractérisation en bruit des transistors hyperfréquence faible bruit AsGa." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37596748f.
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Bouffard, Marc. "Conception, modélisation et simulation in silico d'un nanosystème biologique artificiel pour le diagnostic médical." Thesis, Université Paris-Saclay (ComUE), 2016. http://www.theses.fr/2016SACLS302/document.
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Le diagnostic médical, se fait traditionnellement, par l'examen des symptômes cliniques, puis en cherchant sur des prélèvements (sang, urine, biopsies, etc.) la présence (ou l'absence) simultanée des bio-marqueurs des diverses pathologies envisagées par le médecin. La recherche des bio-marqueurs se fait a l'aide d'équipements importants, dans un laboratoire d'analyse; les résultats étant communiqués au médecin, qui va les interpréter en appliquant un algorithme de diagnostic médical.Nous avons voulu regrouper dans un seul dispositif, pour une pathologie donnée, la détection des bio-marqueurs et une implémentation de l'algorithme de diagnostic approprié. La présence ou l'absence d'un bio-marqueur peut être représentée par une variable booléenne, et l'algorithme de diagnostic par une fonction booléenne complexe dont la valeur indiquera la présence de la pathologie ciblée.Notre dispositif de diagnostic sera un nano-calculateur biochimique artificiel dans lequel les informations logiques seront représentées par des métabolites et les calculs effectués par un réseau enzymatique synthétique. Pour réaliser ce calculateur, il a été nécessaire d'établir un fondement théorique des réseaux logiques enzymatiques. Nous avons ensuite utilisé cette théorie pour définir ce qu'est un circuit logique enzymatique et comment il calcule correctement la fonction booléenne associée. Pour des raisons de modularité et de réutilisabilité, nous avons décidé de concevoir des bibliothèques de portes logiques enzymatiques implémentant les opérateurs booléens de base, puis d'assembler ces briques de base pour obtenir le réseau enzymatique complet. J'ai donc conçu et développé deux outils logiciels, NetGate et NetBuild, qui vont réaliser automatiquement ces opérations.NetGate, qui va créer des bibliothèques contenant des centaines de portes logiques enzymatiques obtenues à partir de réseaux métaboliques d'organismes existants. Auparavant, il était nécessaire d'analyser manuellement ces réseaux métaboliques pour extraire chaque porte.NetBuild, qui va utiliser une bibliothèque de portes (par exemple créée par NetGate) et les assembler pour construire des circuits qui calculent une fonction booléenne donnée. Ces circuits utilisent comme entrées des métabolites spécifiques (par exemple: bio-marqueurs d'une pathologie) et produisent en sortie une espèce moléculaire facilement détectable (par colorimétrie par exemple)The medical diagnosis is traditionally done by examining the clinical symptoms and by searching in samples (blood, urine, biopsies, etc.) for the simultaneous presence (or absence) of biomarkers of the various pathologies considered by the doctor. The search for biomarkers is conducted using large equipments in a specialised laboratory; The results being communicated to the doctor, who will then interpret them by applying a medical diagnostic algorithm.We wanted to combine in a single device, for a given disease, the detection of its biomarkers and an implementation of the appropriate diagnostic algorithm. The presence or absence of a biomarker can be represented by a boolean variable, and the diagnostic algorithm by a complex boolean function whose value indicates the presence of the targeted disease. Our diagnostic device is an artificial biochemical nano-computer in which logical information is represented by metabolites and the computations performed by a synthetic enzymatic network. To build this computer, it has been necessary to establish a theoretical basis of enzymatic logical networks. We then used this theory to define what an enzymatic logic network is, and how it computes correctly the associated boolean function. For modularity and reusability reasons, we decided to design libraries of enzymatic logic gates that implement basic boolean operators, and then to assemble these building blocks to get the complete logic enzymatic network. So, I have designed and developed two software tools, NetGate and NetBuild, which will automatically perform these operations.NetGate creates libraries containing hundreds of enzymatic logic gates obtained from the metabolic networks of living organisms. Before that, it was necessary to manually analyse these metabolic networks in order to extract each logic gate.NetBuild uses a library of logic gates (for example created using NetGate) and assembles them to build circuits that compute a given boolean function. These circuits use specific metabolites for its inputs (for example the biomarkers of a pathology) and produce a readily detectable molecular species (using colorimetry for example)
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Dandache, Abbas. "Conception de PLA CMOS." Phd thesis, Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37596962j.
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Delamotte, Pascal. "Conception et réalisation d'un circuit integré de filtrage." Paris 11, 1985. http://www.theses.fr/1985PA112297.
Full textAbstract:
Cette thèse présente la réalisation, depuis la définition fonctionnelle jusqu’au test, d’un circuit de reconnaissance de motifs. Le circuit est composé de 8000 transistors pour une surface de 11. 5 mm² et est réalisé en technologique NMOS. Il procède par comparaisons en parallèle d’un ensemble de caractères (constituant plusieurs motifs), mémorisés dans une première phase d’initialisation, à une chaîne de caractères lus sur les entrées (flot séquentiel). A chaque caractère du flot filtré est associée une valeur sur 3 bits (code) correspondant soit à la présence (code de succès) ou à l’absence (code d’échec) d’une sous-chaîne formant un motif. Lorsqu’un motif est trouvé le code de succès est présenté sur les sorties dès que le premier caractère de la sous-chaine reconnue sort du circuit. Le circuit, synchronisé par le flot (reconnaissance au vol), a été testé jusqu’à une fréquence de 10 MCaractères/s.
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Bossuet, Lilian. "Exploration de l'Espace de Conception des Architectures Reconfigurables." Phd thesis, Université de Bretagne Sud, 2004. http://tel.archives-ouvertes.fr/tel-00012212.
Full textAbstract:
Ce mémoire présente une méthode d'exploration de l'espace architectural de conception afin de converger rapidement vers la définition d'une architecture reconfigurable efficace pour une application donnée.Cette méthode intervient très tôt dans le flot de conception, ainsi dès les premières phases de spécification de l'application, les concepteurs peuvent définir une architecture adaptée pour leurs applications. La méthode d'exploration s'appuie principalement sur l'estimation de la répartition des communications dans l'architecture ainsi que sur le taux d'utilisation des ressources de l'architecture. Ces métriques permettent en effet d'orienter le processus d'exploration afin de minimiser la consommation de puissance de l'architecture puisque cette dernière est directement corrélée à ces deux métriques.
Les résultats obtenus montrent que notre méthode permet de converger rapidement vers une architecture efficace en ce qui concerne la consommation de puissance.
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Lhairech, Ghizlane. "Low-power hight level synthesis for designing DSP applications on FPGA." Lorient, 2013. http://www.theses.fr/2013LORIS292.
Full textAbstract:
Power optimization has become one of the most challenging design objectives of modern and portable digital systems. Although Field Programmable Gate Arrays (FPGA) are more and more used, they are however still considered as power inefficient compared to standard-cell or full-custom technologies. Low-power high-level-synthesis flow is needed to tackle this power inefficiency. Both data-size i. E. Bitwidth and data-rate i. E. Clock frequency are key factors for designing low-power digital systems. The work presented in this thesis addresses low-power design through bitwidth aware and hierarchical high-level-synthesis flow that automatically generates bit-accurate and synchronous multiple-clock architectures. The first approach considers data bitwidth information in all the synthesis steps by using dedicated algorithms. Our clustering algorithm groups the operations according to their time characteristics. Our scheduling algorithm relies on heuristics in which the operations to be scheduled are listed by priority order related to the operation bitwidth. The resource binding algorithm performs a maximal weighted matching minimizing the final bitwidth and the steering logic. The second approach uses the specification hierarchy in order to generate multiple-clock architecture which allows to perform automatically frequency-scaling and clock-gating. The clock-frequency of the operators which implement non-time-critical operations is divided by an integer reduction-factor. The definition of the reduction factor and the non-time-critical operations is either user-driven or done automatically by using our partitioning algorithms. In both cases, we propose a hierarchical model to allow the use of complex operators in high-level-synthesis. In this thesis, the approaches we propose aim to use the knowledge of the structure of the FPGAs to guide optimization techniques at high level. Hence, bitwidth optimization aims to minimize the circuit activity and the number of wires. Hierarchical design aims to reduce the number of long wires and to use clock-gating techniques. Synchronous multiple-clock-region design aims to decrease the clock tree complexity and the clock-frequency. The experiments have been realized by using a Xilinx Virtex-5 device and the power measurement results show that the proposed approaches achieves power reduction on average 25% in bit-accurate architecture and 13% in synchronous-multiple-clock architectureL’optimisation de la consommation est devenue un challenge des plus importants dans la conception des systèmes numériques. Bien que les FPGAs soient de plus en plus utilisés, ils sont toujours considérés comme inefficaces en termes de consommation comparés aux ASICs. Les concepteurs ont besoin d’un flot de synthèse dédié pour la conception à faible puissance sur FPGA. Nous avons identifié deux facteurs clés pour la conception à faible puissance des applications de traitement numériques, à savoir, la largeur des données et la fréquence de leurs traitements. Dans cette thèse, Les travaux présentés adressent la conception faible puissance à travers un flot de synthèse de haut niveau qui prend en compte la largeur des données et la hiérarchie. Ce flot permet de générer automatiquement des architectures bit-prés et des architectures synchrones à horloge multiples. La première approche prend en compte la largeur des données durant toutes les étapes de synthèse en utilisant des algorithmes dédiés. L’algorithme de « clustering » que nous proposons groupe les opérations en fonction de leurs caractéristiques temporelles. Notre algorithme d'ordonnancement repose sur des heuristiques dans lesquelles les opérations ordonnançables sont triées par ordre de priorité basée sur leur taille. L'algorithme d’assignation réalise un MWBM en minimisant la taille et le nombre de multiplexeurs. Dans la seconde approche nous utilisons la synthèse hiérarchique afin de générer automatiquement des architectures constituées de plusieurs blocs ayant leurs propre horloge et communicant de façon synchrone. Le facteur de réduction d’horloge ainsi que les opérations pouvant être ralenties sont définis soit par le concepteur sous forme d’appels de fonctions ou automatiquement à travers nos algorithmes de partitionnement. Dans les deux cas, nous proposons un modèle hiérarchique pour permettre l’intégration d’opérateur complexe dans le flot de synthèse de haut niveau. Notre approche vise à utiliser les connaissances de la structure du FPGA afin de diriger les techniques d'optimisation à haut niveau. De ce fait, l’optimisation de la largeur des données vise à minimiser l'activité du circuit et le nombre de fils utilisés. La hiérarchie permet de réduire le nombre de longs fils, ainsi que de diminuer la complexité de réseau de distribution d'horloge et d'utiliser des techniques de gèle d'horloge. L’architecture synchrone à horloge multiples vise à réduire la fréquence d’horloge et la complexité de l’arbre d'horloge. Les expériences ont été réalisées en utilisant le circuit FPGA Xilinx Virtex-5 et les résultats de mesure de puissance montrent que les approches proposées réalisent une réduction de puissance en moyenne de 25% pour les architectures bit-prés et de 13% pour les architectures synchrones à horloges multiples
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Papadimitriou, Athanasios. "Modélisation au niveau RTL des attaques laser pour l'évaluation des circuits intégrés sécurisés et la conception de contremesures." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT041/document.
Full textAbstract:
De nombreux aspects de notre vie courante reposent sur l'échange de données grâce à des systèmes de communication électroniques. Des algorithmes de chiffrement puissants garantissent alors la sécurité, la confidentialité et l'authentification de ces échanges. Néanmoins, ces algorithmes sont implémentés dans des équipements qui peuvent être la cible d'attaques. Plusieurs attaques visant les circuits intégrés sont rapportées dans la littérature. Parmi celles-ci, les attaques laser ont été rapportées comme étant très efficace. Le principe consiste alors à illuminer le circuit au moyen d'un faisceau laser afin d'induire un comportement erroné et par analyse différentielle (DFA) afin de déduire des informations secrètes.L'objectif principal de cette thèse est de fournir des outils de CAO efficaces permettant de sécuriser les circuits en évaluant les contre-mesures proposées contre les attaques laser et cela très tôt dans le flot de conception.Cette thèse est effectuée dans le cadre d'une collaboration étroite entre deux laboratoires de Grenoble INP : le LCIS et le TIMA. Ce travail est également réalisé dans le cadre du projet ANR LIESSE impliquant plusieurs autres partenaires, dont notamment STMicroelectronics.Un modèle de faute au niveau RTL a été développé afin d’émuler des attaques laser. Ce modèle de faute a été utilisé pour évaluer différentes architectures cryptographiques sécurisées grâce à des campagnes d'injection de faute émulées sur FPGA.Ces campagnes d'injection ont été réalisées en collaboration avec le laboratoire TIMA et elles ont permis de comparer les résultats obtenus avec d'autres modèles de faute. De plus, l'approche a été validée en utilisant une description au niveau layout de plusieurs circuits. Cette validation a permis de quantifier l'efficacité du modèle de faute pour prévoir des fautes localisées. De plus, en collaboration avec le CMP (Centre de Microélectronique de Provence) des injections de faute laser expérimentales ont été réalisées sur des circuits intégrés récents de STMICROELECTRONICS et les résultats ont été utilisés pour valider le modèle de faute RTL.Finalement, ce modèle de faute RTL mène au développement d'une contremesure RTL contre les attaques laser. Cette contre-mesure a été mise en œuvre et évaluée par des campagnes de simulation de fautes avec le modèle de faute RTL et d'autres modèles de faute classiquesMany aspects of our current life rely on the exchange of data through electronic media. Powerful encryption algorithms guarantee the security, privacy and authentication of these exchanges. Nevertheless, those algorithms are implemented in electronic devices that may be the target of attacks despite their proven robustness. Several means of attacking integrated circuits are reported in the literature (for instance analysis of the correlation between the processed data and power consumption). Among them, laser illumination of the device has been reported to be one important and effective mean to perform attacks. The principle is to illuminate the circuit by mean of a laser and then to induce an erroneous behavior.For instance, in so-called Differential Fault Analysis (DFA), an attacker can deduce the secret key used in the crypto-algorithms by comparing the faulty result and the correct one. Other types of attacks exist, also based on fault injection but not requiring a differential analysis; the safe error attacks or clocks attacks are such examples.The main goal of the PhD thesis was to provide efficient CAD tools to secure circuit designers in order to evaluate counter-measures against such laser attacks early in the design process. This thesis has been driven by two Grenoble INP laboratories: LCIS and TIMA. The work has been carried out in the frame of the collaborative ANR project LIESSE involving several other partners, including STMicroelectronics.A RT level model of laser effects has been developed, capable of emulating laser attacks. The fault model was used in order to evaluate several different secure cryptographic implementations through FPGA emulated fault injection campaigns. The injection campaigns were performed in collaboration with TIMA laboratory and they allowed to compare the results with other state of the art fault models. Furthermore, the approach was validated versus the layout of several circuits. The layout based validation allowed to quantify the effectiveness of the fault model to predict localized faults. Additionally, in collaboration with CMP (Centre Microélectronique de Provence) experimental laser fault injections has been performed on a state of the art STMicroelectronics IC and the results have been used for further validation of the fault model. Finally the validated fault model led to the development of an RTL (Register Transfer Level) countermeasure against laser attacks. The countermeasure was implemented and evaluated by fault injection campaigns according to the developed fault model, other state of the art fault models and versus layout information
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Nemmour, Mohamed Anceau François. "Formalisme DELTA un outil de description logique pour la synthèse automatique dans la conception des machines séquentielles synchrones /." S. l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00297303.
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Bessot, Denis. "Conception de deux points mémoire statiques CMOS durcis contre l'effet des aléas logiques provoqués par l'environnement radiatif spatial." Grenoble INPG, 1993. http://www.theses.fr/1993INPG0161.
Full textAbstract:
Avec l'accroissement des traitements de l'information à bord des véhicules spatiaux et l'utilisation de technologies de plus en plus intégrées, le phénomène d'upset (modification non destructive du contenu d'un point mémoire suite à la collision d'un ion lourd) devient critique. L'objectif de cette thèse est d'étudier la possibilité de durcir face aux upsets un circuit VLSI, tel un processeur, à partir d'une technologie standard. Pour cela, deux points mémoire statiques CMOS (appelés HIT), capables de restituer l'information modifiée par l'impact d'une particule, ont été conçus. Une étude comparative portant sur les cellules HIT, deux cellules mémoire durcies proposées par la NASA et IBM, et le point mémoire statique non durci, a été entreprise. Un premier volet de cette étude, réalisée par simulation Spice, montre que les performances électriques statiques et dynamiques (consommation de puissance statique, temps de propagation et de lecture) sont comparables ou meilleures que celles des cellules mémoire durcies proposées dans la littérature. Un aspect important du durcissement à la conception est la surface silicium additionnelle. L'implantation des cellules à l'aide d'un process HS13 de THOMSON-TCS (épitaxial 1,2 micron) a permis de mettre en évidence que les cellules HIT consomment moins de surface silicium. Le deuxième volet d'étude a concerné la sensibilité aux upsets des cellules : - les charges collectées ont été évaluées à l'aide des simulations Spice, montrant qu'elles sont suffisamment élevées pour tolérer les upsets simples induits par les ions lourds couvrant un large spectre d'énergie, - la sensibilité aux upsets multiples a été évaluée à l'aide d'un modèle Markovien, montrant que les cellules HIT présentent une meilleure tolérance. Pour obtenir ce résultat, l'introduction des chaînes de Markov a conduit à calculer le facteur de défaillance à partir de tous les états critiques susceptibles d'engendrer un aléa logique. Un prototype implémentant cinq bancs de registres constitués de deux solutions proposées dans cette thèse, de deux cellules durcies proposées dans la littérature et de la cellule non durcie, a été conçu et réalisé. Les tests aux ions lourds de ce prototype, à l'aide d'équipements adéquats pour simuler l'environnement radiatif (accélérateurs de particules) permettra de corréler les résultats théoriques avec les données expérimentales
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Reyna-Rojas, Roberto Alonso. "Conception et intégration VLSI d'un système de vision générique. Application à la détection et à la localisation d'objets à l'aide de "Support vector machines"." Toulouse, INSA, 2002. http://www.theses.fr/2002ISAT0004.
Full textAbstract:
L'objectif de ce travail de thèse est de montrer que la méthode d'apprentissage statistique appelée Support Vector Machines peut être efficacement utilisée comme le module principal (classification) d'un système de reconnaissance d'objets sur des images fixes issues d'une caméra standard. L'évaluation de la méthode SVM sur trois applications réelles est présentée : la détection de codes à barres matriciels, la détection du visage du passager automobile et la détection de la ligne blanche de la route. D'excellents résultats de généralisation sont obtenus dans les trois applications. L'introduction des modules de post-traitement ou d'une modification de la fonction de généralisation peut apporter plus de précision dans les résultats. Le deuxième objectif de cette thèse a été de matérialiser la fonction de généralisation de la méthode SVM sur la forme d'un circuit VLSI numérique en technologie FPGA. La principale raison de proposer une implémentation matérielle se trouve au niveau des temps d'exécution de la fonction de généralisation sur une implémentation logicielle qui résulte inexploitable pour un système temps réel. Le développement a été réalisé en langage VHDL en utilisant une démarche de conception descendante. L'architecture proposée est une architecture parallèle-pipeline à mémoire distribuée. Il s'agit de la première implémentation matérielle numérique de la fonction de décision SVM. À côté de ces contributions essentielles, nous présentons dans ce rapport de thèse une introduction aux méthodes d'apprentissage et aux machines SVM dans différents contextes d'application. Nous discutons également les options architecturales parallèles de base et les architectures générales des systèmes de vision pour la reconnaissance d'objets. Cet état de l'art, couvre les aspects architecturaux et technologiques. Nous présentons le développement des outils nécessaires pour l'évaluation de la méthode SVM, à savoir, les programmes d'apprentissage et généralisation, les programmes de création de bases de données, ainsi que le programme pour l'interface de visualisation d'images. Nous détaillons la conception du circuit que nous avons appelé H-SVM. Nous expliquons l'utilisation du cœur PCIlight pour pouvoir intégrer le circuit H-SVM sur une platte-forme PC sous la forme d'une carte PCI. Le circuit H-SVM dispose de 32 processeurs élémentaires, et a été dimensionné pour 128 support vectors, avec une précision de 8 bits pour les support vectors et pour les données d'entrée, et une précision de 24 bits pour les poids de l'architecture SVM. Le circuit proposé a une puissance de calcul de 528 Mips pour une vitesse de traitement de 15 images (256x256 pixels) par seconde avec une fenêtre de détection de 16x16 pixels et un pas de balayage de 8 bits.
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Hanriat, Stéphane. "Synthèse logique à base de règles pour les compilateurs de silicium." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00322203.
Full textAbstract:
L'optimisation de la synthèse logique de circuits dépend de la structure matérielle cible pour les circuits combinatoires (logique aléatoire, réseaux prédiffusés, PLA...) ainsi que de l'architecture choisie par le concepteur pour les circuits plus complexes (contrôleur). On propose un système de synthèse flexible à base de règles (système ASYL). Ces règles traduisent les critères d'optimisation des structures cibles ainsi que les choix de conception. L'illustration pratique concerne essentiellement la synthèse des fonctions booléennes sur PLA et la synthèse de contrôleur