Relevant bibliographies by topics / Décodeur

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Academic literature on the topic 'Décodeur'

Author: Grafiati
Published: 4 June 2021
Last updated: 26 January 2023

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Journal articles on the topic "Décodeur"

1

Jacquemont, Guillaume. "Vers un décodeur de pensée ?" Cerveau & Psycho N° 114, no. 9 (January 9, 2019): 8a. http://dx.doi.org/10.3917/cerpsy.114.0008a.

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2

Bellavance, François, and François Labrie. "Bienvenue à l’ère du gestionnaire décodeur." Gestion 42, no. 1 (2017): 38. http://dx.doi.org/10.3917/riges.421.0038.

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3

Dansereau, Pierre, Normand Brunet, and Agnès Pivot. "Pierre Dansereau, le gentilhomme décodeur et iconoclaste de l'écologie." Natures Sciences Sociétés 12, no. 1 (January 2004): 75–82. http://dx.doi.org/10.1051/nss:2004011.

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4

Hosteau, Florence. "Le lien comme décodeur de notre enracinement à la Vie !" Jusqu’à la mort accompagner la vie N°143, no. 4 (2020): 53. http://dx.doi.org/10.3917/jalmalv.143.0053.

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5

Bilavarn, Sébastien, Cécile Belleudy, Michel Auguin, Thibault Dupont, and Anne-Marie Fouilliart. "Implantation d'un décodeur H.264 sur plateforme multiprocesseur avec gestion énergétique." Techniques et sciences informatiques 29, no. 2 (February 28, 2010): 201–24. http://dx.doi.org/10.3166/tsi.29.201-224.

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6

Gnaedig, David, Emmanuel Boutillon, Éric Martin, Amor Nafkha, Michel Jézéquel, Jacky Tousch, and Nathalie Brengarth. "Synthèse d’architecture pour la réalisation comportementale de l’algorithme MAP pour Turbo Décodeur." Annales des Télécommunications 59, no. 3-4 (March 2004): 325–48. http://dx.doi.org/10.1007/bf03179701.

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7

Jego, Christophe, Patrick Adde, and Camille Leroux. "Architecture de turbo-décodeur en blocs entièrement parallèle pour la transmission de données au-delà du Gbit/s." Annales Des Télécommunications 62, no. 1-2 (January 2007): 214–39. http://dx.doi.org/10.1007/bf03253257.

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8

Bramel, Sophie. "Décoder les étiquettes." Diplômées 209, no. 1 (2004): 66–68. http://dx.doi.org/10.3406/femdi.2004.8505.

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9

Lenglet, Marc. "Coder, décoder, recoder ?" Revue Française de Gestion 43, no. 269 (November 2017): 147–62. http://dx.doi.org/10.3166/rfg.2017.00202.

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10

Zakhartchouk, Jean-Michel. "Consignes: aider les élèves à décoder." Pratiques 90, no. 1 (1996): 9–25. http://dx.doi.org/10.3406/prati.1996.1771.

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Dissertations / Theses on the topic "Décodeur"

1

GUILLOUD, Frédéric. "Architecture générique de décodeur de codes LDPC." Phd thesis, Télécom ParisTech, 2004. http://pastel.archives-ouvertes.fr/pastel-00000806.

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Abstract:
Les codes correcteurs d'erreurs LDPC (Low Density Parity Check) font partie des codes en bloc permettant de s'approcher de quelques fractions de dB de la limite de Shannon. Ces remarquables performances associeés à leur relative simplicité de décodage rendent ces codes très attractifs pour les prochaines générations de systèmes de transmissions numériques. C'est notamment déjà le cas dans la norme de télédiffusion numérique par satellite (DVB-S2) qui utilise un code LDPC irrégulier pour la protection de la transmission des données descendantes. Dans cette thèse, nous nous sommes intéressés aux algorithmes de décodage des codes LDPC et à leur implantation matérielle. Nous avons tout d'abord proposé un algorithme sous-optimal de décodage (l'algorithme lambda-min) permettant de réduire de façon significative la complexité du décodeur sans perte de performances par rapport à l'algorithme de référence dit propagation de croyance (algorithme BP). Nous avons ensuite étudié et conçu une architecture générique de décodeur LDPC,que nous avons implantée sur une plateforme dédiée à base de circuits logiques programmables FPGA. Ce décodeur matériel permet avant tout d'accélérer les simulations d'un facteur supérieur à 500 par rapport à une simulation logicielle. De plus, par sa conception entièrement programmable, modulaire et générique, il possède de nombreuses fonctionnalités: Il peut ainsi être configuré pour une large classe de codes, et en conséquence permettre la recherche de codes efficaces
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2

Angui, Ettiboua. "Conception d'un circuit intégré VLSI turbo-décodeur." Brest, 1994. http://www.theses.fr/1994BRES2005.

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Abstract:
Cette these est consacree a la realisation materielle d'un turbo codeur/decodeur sous la forme d'un circuit integre vlsi monolithique de type modulaire. Les turbo-codes forment une nouvelle classe de codes correcteurs d'erreurs construite a partir d'une concatenation parallele de deux codes systematiques recursifs (code sr) separes par un entrelaceur. Le decodage des turbo-codes s'effectue selon un processus iteratif qui necessite la mise en cascade de modules identiques, et a permis d'atteindre des performances superieures a celles de tout autre code connu. L'algorithme de viterbi a ete choisi comme fonction de decodage avec des contributions nouvelles concernant notamment: la dynamique des metriques qui peut etre reduite de moitie, la croissance parfaitement maitrisee de ces metriques, la remontee du chemin de l'architecture a vraisemblance maximale par anticipation et, la modification de l'architecture du decodeur de viterbi en vue de fournir des decisions ponderees a sa sortie. Un circuit vlsi contenant un module de decodage cascadable pour un code concatene de longueur de contrainte 5 et de rendement 1/2 a ete concu. Il permet d'obtenir un teb de 10##6 avec 4 modules, a un rapport signal a bruit eb/no de 2 db. Les performances simulees et la souplesse d'emploi due a sa conception modulaire permettent a ce turbo-decodeur d'avoir l'ambition d'etre une norme internationale standard en matiere de codage-decodage dans les futurs projets de television numerique par satellite
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3

Vo, Nguyen Dang Khoa. "Compression vidéo basée sur l'exploitation d'un décodeur intelligent." Thesis, Nice, 2015. http://www.theses.fr/2015NICE4136/document.

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Abstract:
Cette thèse de doctorat étudie le nouveau concept de décodeur intelligent (SDec) dans lequel le décodeur est doté de la possibilité de simuler l’encodeur et est capable de mener la compétition R-D de la même manière qu’au niveau de l’encodeur. Cette technique vise à réduire la signalisation des modes et des paramètres de codage en compétition. Le schéma général de codage SDec ainsi que plusieurs applications pratiques sont proposées, suivis d’une approche en amont qui exploite l’apprentissage automatique pour le codage vidéo. Le schéma de codage SDec exploite un décodeur complexe capable de reproduire le choix de l’encodeur calculé sur des blocs de référence causaux, éliminant ainsi la nécessité de signaler les modes de codage et les paramètres associés. Plusieurs applications pratiques du schéma SDec sont testées, en utilisant différents modes de codage lors de la compétition sur les blocs de référence. Malgré un choix encore simple et limité des blocs de référence, les gains intéressants sont observés. La recherche en amont présente une méthode innovante qui permet d’exploiter davantage la capacité de traitement d’un décodeur. Les techniques d’apprentissage automatique sont exploitées pour but de réduire la signalisation. Les applications pratiques sont données, utilisant un classificateur basé sur les machines à vecteurs de support pour prédire les modes de codage d’un bloc. La classification des blocs utilise des descripteurs causaux qui sont formés à partir de différents types d’histogrammes. Des gains significatifs en débit sont obtenus, confirmant ainsi le potentiel de l’approche
This Ph.D. thesis studies the novel concept of Smart Decoder (SDec) where the decoder is given the ability to simulate the encoder and is able to conduct the R-D competition similarly as in the encoder. The proposed technique aims to reduce the signaling of competing coding modes and parameters. The general SDec coding scheme and several practical applications are proposed, followed by a long-term approach exploiting machine learning concept in video coding. The SDec coding scheme exploits a complex decoder able to reproduce the choice of the encoder based on causal references, eliminating thus the need to signal coding modes and associated parameters. Several practical applications of the general outline of the SDec scheme are tested, using different coding modes during the competition on the reference blocs. Despite the choice for the SDec reference block being still simple and limited, interesting gains are observed. The long-term research presents an innovative method that further makes use of the processing capacity of the decoder. Machine learning techniques are exploited in video coding with the purpose of reducing the signaling overhead. Practical applications are given, using a classifier based on support vector machine to predict coding modes of a block. The block classification uses causal descriptors which consist of different types of histograms. Significant bit rate savings are obtained, which confirms the potential of the approach
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4

Martinet, Jacques. "Réalisation d'un turbo-décodeur paramétrable et modulaire en VLSI." Thesis, National Library of Canada = Bibliothèque nationale du Canada, 1999. http://www.collectionscanada.ca/obj/s4/f2/dsk1/tape8/PQDD_0005/MQ44925.pdf.

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5

Bensadek, Khalid. "Développement d'un modèle VHDL synthétisable d'un décodeur de Viterbi." Mémoire, École de technologie supérieure, 2004. http://espace.etsmtl.ca/702/1/BENSADEK_Khalid.pdf.

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Abstract:
Le codage convolutionnel avec le décodage par l'algorithme de Viterbi est couramment utilisé dans les systèmes de communication numérique actuels pour améliorer leurs performances. L'objectif de ce mémoire de maîtrise est de concevoir et de mettre en oeuvre un modèle VHDL synthétisable, ("core"), du décodeur de Viterbi ciblant la technologie FPGA. La disponibilité d'un modèle synthétisable donne plus de flexibilité quant à la mise en oeuvre des systèmes. En plus, un modèle paramétrable facilite le prototypage du décodeur de Viterbi selon différentes spécifications et permet l'exploitation des performances des différentes implémentations afin de choisir celle qui se trouve à être la plus convenable pour un système de communication donné. L'évolution récente de la technologie VLSI, notamment pour les circuits FPGA, a permis de faire des réalisations performantes du décodeur de Viterbi sur ce type de circuits. L'architecture du décodeur de Viterbi présentée ici se base sur l'utilisation du treillis radix-4 qui permet de faire deux itérations du treillis ordinaire, radix-2, en une seule. L'utilisation de ce treillis a l'avantage de doubler le débit du décodeur tout en conservant un rapport d'efficacité en surface de 1. Le modèle VHDL du décodeur de Viterbi, conçu dans le cadre de ce mémoire de maîtrise, décode les codes convolutionnels dont les paramètres sont définis par l'utilisateur. Parmi ces paramètres, il y a la mémoire du code, le nombre de symboles d'entrée, le nombre de niveaux de quantification douce par symbole d'entrée, la largeur des mots des métriques de branche et des métriques d'état et la longueur du "Trace Back". Le calcul des métriques de branche est implémenté sous forme de table de conversion configurable afin d pouvoir adapter le décodeur de Viterbi au type de modulation utilisée et améliorer ainsi les performances d'erreur. Les polynômes générateurs du code sont aussi configurables permettant ainsi de commpléter la flexibilité du décodeur. Par exemple, un décodeur compilé pour une mémoire de code donnée, m, peut réaliser le décodage des codes convolutionnels de mémoire de code mc tel que mc≤ m avec les polynômes générateurs appropriés. Ce décodeur peut réaliser le décodage pour deux groupes de taux de codage pour la même compilaton: 1/S et 2/S, où S est le nombre de symboles d'entrée.
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6

Lauzon, Marc. "Réalisation d'un égaliseur à retour d'état avec décodeur intégré." Mémoire, École de technologie supérieure, 2001. http://espace.etsmtl.ca/828/1/LAUZON_Marc.pdf.

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Abstract:
Les communications à travers un canal de type micro-ondes exigent, entre autres, l'utilisation du codage et de l'égalisation dans le but d'éliminer les effets destructeurs du bruit blanc et de l'interférence intersymbole (ou interférence multi-chemins). Les récepteurs numériques actuels sont ainsi généralement constitués d'un égaliseur et d'un décodeur qui fonctionnent d'une façon indépendante l'un de l'autre. Ce mémoire démontre qu'il est possible de réaliser dans un circuit programmable, un récepteur qui inclut une structure particulière d'égaliseur à retour d'état à l'intérieur duquel un décodeur à seuil est intégré. Ce récepteur est réalisé entièrement sous forme de portes logiques avant d'être traduit dans un format binaire de programmation par un compilateur. Des tests sur le récepteur placé dans un environnement constitué d'un générateur de bruit blanc gaussien et d'un simulateur de propagation multi-chemins permettent de conclure que la réalisation de l'égaliseur à retour d'état avec décodeur intégré est fonctionnelle. Certaines modifications doivent cependant être encore apportées au récepteur pour lui permettre d'améliorer davantage ses performances.
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7

Harb, Hassan. "Conception du décodeur NB-LDPC à débit ultra-élevé." Thesis, Lorient, 2018. http://www.theses.fr/2018LORIS504/document.

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Abstract:
Les codes correcteurs d’erreurs Non-Binaires Low Density Parity Check (NB-LDPC) sont connus pour avoir de meilleure performance que les codes LDPC binaires. Toutefois, la complexité de décodage des codes non-binaires est bien supérieure à celle des codes binaires. L’objectif de cette thèse est de proposer de nouveaux algorithmes et de nouvelles architectures matérielles de code NB-LDPC pour le décodage des NBLDPC. La première contribution de cette thèse consiste à réduire la complexité du nœud de parité en triant en amont ses messages d’entrées. Ce tri initial permet de rendre certains états très improbables et le matériel requis pour les traiter peut tout simplement être supprimé. Cette suppression se traduit directement par une réduction de la complexité du décodeur NB-LDPC, et ce, sans affecter significativement les performances de décodage. Un modèle d’architecture, appelée "architecture hybride" qui combine deux algorithmes de l’état de l’art ("l’Extended Min Sum" et le "Syndrome Based") a été proposé afin d’exploiter au maximum le pré-tri. La thèse propose aussi de nouvelles méthodes pour traiter les nœuds de variable dans le contexte d’une architecture pré-tri. Différents exemples d’implémentations sont donnés pour des codes NB-LDPC sur GF(64) et GF(256). En particulier, une architecture très efficace de décodeur pour un code de rendement 5/6 sur GF(64) est présentée. Cette architecture se caractérise par une architecture de check node nœud de parité entièrement parallèle. Enfin, une problématique récurrente dans les architectures NB-LDPC, qui est la recherche des P minimums parmi une liste de taille Ns, est abordée. La thèse propose une architecture originale appelée first-then-second minimum pour une implantation efficace de cette tâche
The Non-Binary Low Density Parity Check (NB-LDPC) codes constitutes an interesting category of error correction codes, and are well known to outperform their binary counterparts. However, their non-binary nature makes their decoding process of higher complexity. This PhD thesis aims at proposing new decoding algorithms for NB-LDPC codes that will be shaping the resultant hardware architectures expected to be of low complexity and high throughput rate. The first contribution of this thesis is to reduce the complexity of the Check Node (CN) by minimizing the number of messages being processed. This is done thanks to a pre-sorting process that sorts the messages intending to enter the CN based on their reliability values, where the less likely messages will be omitted and consequently their dedicated hardware part will be simply removed. This reliability-based sorting enabling the processing of only the highly reliable messages induces a high reduction of the hardware complexity of the NB-LDPC decoder. Clearly, this hardware reduction must come at no significant performance degradation. A new Hybrid architectural CN model (H-CN) combining two state-of-the-art algorithms - Forward-Backward CN (FB-CN) and Syndrome Based CN (SB-CN) - has been proposed. This hybrid model permits to effectively exploit the advantages of pre-sorting. This thesis proposes also new methods to perform the Variable Node (VN) processing in the context of pre-sorting-based architecture. Different examples of implementation of NB-LDPC codes defined over GF(64) and GF(256) are presented. For decoder to run faster, it must become parallel. From this perspective, we have proposed a new efficient parallel decoder architecture for a 5/6 rate NB-LDPC code defined over GF(64). This architecture is characterized by its fully parallel CN architecture receiving all the input messages in only one clock cycle. The proposed new methodology of parallel implementation of NB-LDPC decoders constitutes a new vein in the hardware conception of ultra-high throughput rate decoders. Finally, since the NB-LDPC decoders requires the implementation of a sorting function to extract P minimum values among a list of size Ns, a chapter is dedicated to this problematic where an original architecture called First-Then-Second-Extrema-Selection (FTSES) has been proposed
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8

Ouadid, Abdelkarim. "Prototype micro-électronique d'un décodeur itératif pour des codes doublement orthogonaux." Mémoire, École de technologie supérieure, 2004. http://espace.etsmtl.ca/715/1/OUADID_Abdelkarim.pdf.

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Abstract:
Ce mémoire porte sur le prototypage microélectronique FPGA d'un décodeur itératif doublement orthogonal issu de récents travaux de recherche. Le nouvel algorithme est simple et présente un certain nombre d'avantages par rapport aux codes turbo très prisés actuellement dans le codage de canal. En effet, ces derniers outre la complexité de leur algorithme de décodage, souffrent d'un problème de latence qui les rend inadaptés pour certaines applications, comme la téléphonie par exemple. Le décodeur utilisé, est un décodeur itératif à quantification souple, basé sur le décodage seuil tel que présenté par Massey et amélioré par l'approximation de la probabilité a posteriori (AAPP). Grâce à cette approche, on arrive à concilier complexité, latence, performance en correction d'erreurs, et haut débit de fonctionnement. Le prototype vise à valider les résultats de simulation, ainsi que l'estimation de la complexité et de la fréquence maximale que l'on peut atteindre sur des FPGA Virtex-II XC2V6000 et ceci pour différentes structures du décodeur.
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9

Raoul, Olivier. "Conception et performances d'un circuit intégré turbo décodeur de codes produits." Brest, 1997. http://www.theses.fr/1997BRES2030.

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Abstract:
Les turbo codes convolutifs, inventes en 1992 a l'enstbr par c. Berrou et al. , sont des codes correcteurs d'erreurs dont le pouvoir de correction avoisine la limite theorique de shannon. Leurs excellentes performances et la faible complexite des decodeurs correspondants ont incite r. Pyndiah et al. A transposer les concepts novateurs du turbo decodage des codes convolutifs a de puissants codes en blocs concatenes, les codes produits. En 1994 a l'enstbr, r. Pyndiah a propose un algorithme de turbo decodage des codes produits dont les performances en terme de taux d'erreurs binaires se sont averees comparables a celle des turbo codes convolutifs, voire meilleures pour les rendements de codage eleves (>0,7). Cette these traite de l'integration sur silicium de cet algorithme de turbo decodage des codes produits. Nous proposons deux architectures pour implanter le circuit. La premiere est une structure modulaire dans laquelle les donnees sont traitees sequentiellement. La seconde s'apparente a une machine dite de von neumann et permet de traiter les donnees sequentiellement ou par blocs. Les avantages et inconvenients de chaque solution - en termes de debit, de latence et de taille des memoires utilisees - sont discutes dans l'etude. Nous abordons ensuite la conception de l'unite de decodage pour des codes produits construits a partir de codes bch. Les surfaces de silicium obtenues, bien que relativement importantes, permettent de conclure a l'integrabilite de l'algorithme. Nous proposons alors differentes solutions pour reduire de pres de 60% la surface de l'unite de decodage sans degrader significativement les performances du circuit. Ces resultats, concretises par la realisation d'un premier prototype de turbo decodeur sur circuit fpga xilinx, font des turbo codes en blocs une alternative seduisante aux solutions retenues jusqu'alors pour les transmissions numeriques necessitant une forte efficacite spectrale et un tres faible taux d'erreurs.
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10

Singh, Arun Kumar. "Le compromis Débit-Fiabilité-Complexité dans les systèmes MMO multi-utilisateurs et coopératifs avec décodeurs ML et Lattice." Thesis, Paris, ENST, 2012. http://www.theses.fr/2012ENST0005/document.

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Abstract:
Dans les télécommunications, le débit-fiabilité et la complexité de l’encodage et du décodage (opération à virgule flottante-flops) sont largement reconnus comme représentant des facteurs limitant interdépendants. Pour cette raison, tout tentative de réduire la complexité peut venir au prix d’une dégradation substantielle du taux d’erreurs. Cette thèse traite de l’établissement d’un compromis limite fondamental entre la fiabilité et la complexité dans des systèmes de communications « outage »-limités à entrées et sorties multiples (MIMO), et ses scénarios point-à-point, utilisateurs multiple, bidirectionnels, et aidés de feedback. Nous explorons un large sous-ensemble de la famille des méthodes d’encodage linéaire Lattice, et nous considérons deux familles principales de décodeurs : les décodeurs à maximum de vraisemblance (ML) et les décodeurs Lattice. L‘analyse algorithmique est concentrée sur l’implémentation de ces décodeurs ayant comme limitation une recherche bornée, ce qui inclue une large famille de sphère-décodeurs. En particulier, le travail présenté fournit une analyse à haut rapport Signal-à-Bruit (SNR) de la complexité minimum (flops ou taille de puce électronique) qui permet d’atteindre a) une certaine performance vis-à-vis du compromis diversité-gain de multiplexage et b) une différence tendant vers zéro avec le non-interrompu (optimale) ML décodeur, ou une différence tendant vers zéro comparé à l’implémentation exacte du décodeur (régularisé) Lattice. L’exposant de complexité obtenu décrit la vitesse asymptotique d’accroissement de la complexité, qui est exponentielle en terme du nombre de bits encodés
In telecommunications, rate-reliability and encoding-decoding computational complexity (floating point operations - flops), are widely considered to be limiting and interrelated bottlenecks. For this reason, any attempt to significantly reduce complexity may be at the expense of a substantial degradation in error-performance. Establishing this intertwined relationship constitutes an important research topic of substantial practical interest. This dissertation deals with the question of establishing fundamental rate, reliability and complexity limits in general outage-limited multiple-input multiple-output (MIMO) communications, and its related point-to-point, multiuser, cooperative, two-directional, and feedback-aided scenarios. We explore a large subset of the family of linear lattice encoding methods, and we consider the two main families of decoders; maximum likelihood (ML) based and lattice-based decoding. Algorithmic analysis focuses on the efficient bounded-search implementations of these decoders, including a large family of sphere decoders. Specifically, the presented work provides high signal-to-noise (SNR) analysis of the minimum computational reserves (flops or chip size) that allow for a) a certain performance with respect to the diversity-multiplexing gain tradeoff (DMT) and for b) a vanishing gap to the uninterrupted (optimal) ML decoder or a vanishing gap to the exact implementation of (regularized) lattice decoding. The derived complexity exponent describes the asymptotic rate of exponential increase of complexity, exponential in the number of codeword bits
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Books on the topic "Décodeur"

1

Tournaye, Guy. Le décodeur: Roman. [Paris]: Gallimard, 2005.

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2

1959-, Holmes Stephen, ed. Le décodeur magique de Monsieur Victor. [Saint-Lambert, Québec]: Héritage, 2001.

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3

Le décodeur de Cinquante nuances de Grey. Paris: First Editions, 2012.

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4

Dominique, Le Fur, ed. Le petit décodeur de la médecine: Les mots de la médecine en clair. Paris: Le Robert, 2006.

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5

author, Malifaud Pierre, ed. Décoder le réel: Dialogue. Paris: L'Harmattan, 2012.

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6

Burnet, Eliane. Pour décoder un tableau religieux, Nouveau testament. Paris: Cerf, 2006.

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7

Loncle, Patricia, and Maurice Corond. Usages et pratiques de l'autonomie: Décoder pour agir. Paris: L'Harmattan, 2014.

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8

Calza, André. Le Symptôme psychosomatique: Un langage du corps à décoder. Paris: Ellipses, 2002.

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9

Linda, Ketelhut, ed. Décoder ma mère: Comprendre ses caprices, ses tactiques et ses colères. Montréal: Presses Aventure, 2007.

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10

Le blues du consommateur: Connaître et décoder les comportements de "l'homo-cliens". Paris: Éditions d'Organisation, 2005.

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Book chapters on the topic "Décodeur"

1

"Apprendre à décoder la nébuleuse urbaine." In De la ville au patrimoine urbain, 133–38. Presses de l'Université du Québec, 2011. http://dx.doi.org/10.2307/j.ctv18pghmq.12.

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2

Boutet, Marjolaine. "Chapitre 1. Histoire des séries télévisées." In Décoder les séries télévisées, 11–47. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0011.

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3

Ganz-Blaettler, Ursula. "Chapitre 6. Récits cumulatifs et arcs narratifs." In Décoder les séries télévisées, 195–208. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0195.

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4

Maigret, Éric. "Préface." In Décoder les séries télévisées, 5–6. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0005.

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5

"Glossaire." In Décoder les séries télévisées, 229–37. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0229.

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6

"Présentation des auteurs." In Décoder les séries télévisées, 275–76. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0275.

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7

Barthes, Séverine. "Chapitre 2. Production et programmation des séries télévisées." In Décoder les séries télévisées, 49–77. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0049.

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8

Sepulchre, Sarah. "Chapitre 4. Le personnage en série." In Décoder les séries télévisées, 115–62. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0115.

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9

"Webographie." In Décoder les séries télévisées, 257–61. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0257.

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10

Esquenazi, Jean-Pierre. "Chapitre 7. Séries télévisées et “réalités” : les imaginaires sériels à la poursuite du réel." In Décoder les séries télévisées, 209–28. De Boeck Supérieur, 2017. http://dx.doi.org/10.3917/dbu.sepul.2017.01.0209.

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