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Dissertations / Theses on the topic 'Décodeur'
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GUILLOUD, Frédéric. "Architecture générique de décodeur de codes LDPC." Phd thesis, Télécom ParisTech, 2004. http://pastel.archives-ouvertes.fr/pastel-00000806.
Full textAbstract:
Les codes correcteurs d'erreurs LDPC (Low Density Parity Check) font partie des codes en bloc permettant de s'approcher de quelques fractions de dB de la limite de Shannon. Ces remarquables performances associeés à leur relative simplicité de décodage rendent ces codes très attractifs pour les prochaines générations de systèmes de transmissions numériques. C'est notamment déjà le cas dans la norme de télédiffusion numérique par satellite (DVB-S2) qui utilise un code LDPC irrégulier pour la protection de la transmission des données descendantes. Dans cette thèse, nous nous sommes intéressés aux algorithmes de décodage des codes LDPC et à leur implantation matérielle. Nous avons tout d'abord proposé un algorithme sous-optimal de décodage (l'algorithme lambda-min) permettant de réduire de façon significative la complexité du décodeur sans perte de performances par rapport à l'algorithme de référence dit propagation de croyance (algorithme BP). Nous avons ensuite étudié et conçu une architecture générique de décodeur LDPC,que nous avons implantée sur une plateforme dédiée à base de circuits logiques programmables FPGA. Ce décodeur matériel permet avant tout d'accélérer les simulations d'un facteur supérieur à 500 par rapport à une simulation logicielle. De plus, par sa conception entièrement programmable, modulaire et générique, il possède de nombreuses fonctionnalités: Il peut ainsi être configuré pour une large classe de codes, et en conséquence permettre la recherche de codes efficaces
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Angui, Ettiboua. "Conception d'un circuit intégré VLSI turbo-décodeur." Brest, 1994. http://www.theses.fr/1994BRES2005.
Full textAbstract:
Cette these est consacree a la realisation materielle d'un turbo codeur/decodeur sous la forme d'un circuit integre vlsi monolithique de type modulaire. Les turbo-codes forment une nouvelle classe de codes correcteurs d'erreurs construite a partir d'une concatenation parallele de deux codes systematiques recursifs (code sr) separes par un entrelaceur. Le decodage des turbo-codes s'effectue selon un processus iteratif qui necessite la mise en cascade de modules identiques, et a permis d'atteindre des performances superieures a celles de tout autre code connu. L'algorithme de viterbi a ete choisi comme fonction de decodage avec des contributions nouvelles concernant notamment: la dynamique des metriques qui peut etre reduite de moitie, la croissance parfaitement maitrisee de ces metriques, la remontee du chemin de l'architecture a vraisemblance maximale par anticipation et, la modification de l'architecture du decodeur de viterbi en vue de fournir des decisions ponderees a sa sortie. Un circuit vlsi contenant un module de decodage cascadable pour un code concatene de longueur de contrainte 5 et de rendement 1/2 a ete concu. Il permet d'obtenir un teb de 10##6 avec 4 modules, a un rapport signal a bruit eb/no de 2 db. Les performances simulees et la souplesse d'emploi due a sa conception modulaire permettent a ce turbo-decodeur d'avoir l'ambition d'etre une norme internationale standard en matiere de codage-decodage dans les futurs projets de television numerique par satellite
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Vo, Nguyen Dang Khoa. "Compression vidéo basée sur l'exploitation d'un décodeur intelligent." Thesis, Nice, 2015. http://www.theses.fr/2015NICE4136/document.
Full textAbstract:
Cette thèse de doctorat étudie le nouveau concept de décodeur intelligent (SDec) dans lequel le décodeur est doté de la possibilité de simuler l’encodeur et est capable de mener la compétition R-D de la même manière qu’au niveau de l’encodeur. Cette technique vise à réduire la signalisation des modes et des paramètres de codage en compétition. Le schéma général de codage SDec ainsi que plusieurs applications pratiques sont proposées, suivis d’une approche en amont qui exploite l’apprentissage automatique pour le codage vidéo. Le schéma de codage SDec exploite un décodeur complexe capable de reproduire le choix de l’encodeur calculé sur des blocs de référence causaux, éliminant ainsi la nécessité de signaler les modes de codage et les paramètres associés. Plusieurs applications pratiques du schéma SDec sont testées, en utilisant différents modes de codage lors de la compétition sur les blocs de référence. Malgré un choix encore simple et limité des blocs de référence, les gains intéressants sont observés. La recherche en amont présente une méthode innovante qui permet d’exploiter davantage la capacité de traitement d’un décodeur. Les techniques d’apprentissage automatique sont exploitées pour but de réduire la signalisation. Les applications pratiques sont données, utilisant un classificateur basé sur les machines à vecteurs de support pour prédire les modes de codage d’un bloc. La classification des blocs utilise des descripteurs causaux qui sont formés à partir de différents types d’histogrammes. Des gains significatifs en débit sont obtenus, confirmant ainsi le potentiel de l’approcheThis Ph.D. thesis studies the novel concept of Smart Decoder (SDec) where the decoder is given the ability to simulate the encoder and is able to conduct the R-D competition similarly as in the encoder. The proposed technique aims to reduce the signaling of competing coding modes and parameters. The general SDec coding scheme and several practical applications are proposed, followed by a long-term approach exploiting machine learning concept in video coding. The SDec coding scheme exploits a complex decoder able to reproduce the choice of the encoder based on causal references, eliminating thus the need to signal coding modes and associated parameters. Several practical applications of the general outline of the SDec scheme are tested, using different coding modes during the competition on the reference blocs. Despite the choice for the SDec reference block being still simple and limited, interesting gains are observed. The long-term research presents an innovative method that further makes use of the processing capacity of the decoder. Machine learning techniques are exploited in video coding with the purpose of reducing the signaling overhead. Practical applications are given, using a classifier based on support vector machine to predict coding modes of a block. The block classification uses causal descriptors which consist of different types of histograms. Significant bit rate savings are obtained, which confirms the potential of the approach
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Martinet, Jacques. "Réalisation d'un turbo-décodeur paramétrable et modulaire en VLSI." Thesis, National Library of Canada = Bibliothèque nationale du Canada, 1999. http://www.collectionscanada.ca/obj/s4/f2/dsk1/tape8/PQDD_0005/MQ44925.pdf.
Full text
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Bensadek, Khalid. "Développement d'un modèle VHDL synthétisable d'un décodeur de Viterbi." Mémoire, École de technologie supérieure, 2004. http://espace.etsmtl.ca/702/1/BENSADEK_Khalid.pdf.
Full textAbstract:
Le codage convolutionnel avec le décodage par l'algorithme de Viterbi est couramment utilisé dans les systèmes de communication numérique actuels pour améliorer leurs performances. L'objectif de ce mémoire de maîtrise est de concevoir et de mettre en oeuvre un modèle VHDL synthétisable, ("core"), du décodeur de Viterbi ciblant la technologie FPGA. La disponibilité d'un modèle synthétisable donne plus de flexibilité quant à la mise en oeuvre des systèmes. En plus, un modèle paramétrable facilite le prototypage du décodeur de Viterbi selon différentes spécifications et permet l'exploitation des performances des différentes implémentations afin de choisir celle qui se trouve à être la plus convenable pour un système de communication donné.
L'évolution récente de la technologie VLSI, notamment pour les circuits FPGA, a permis de faire des réalisations performantes du décodeur de Viterbi sur ce type de circuits. L'architecture du décodeur de Viterbi présentée ici se base sur l'utilisation du treillis radix-4 qui permet de faire deux itérations du treillis ordinaire, radix-2, en une seule. L'utilisation de ce treillis a l'avantage de doubler le débit du décodeur tout en conservant un rapport d'efficacité en surface de 1.
Le modèle VHDL du décodeur de Viterbi, conçu dans le cadre de ce mémoire de maîtrise, décode les codes convolutionnels dont les paramètres sont définis par l'utilisateur. Parmi ces paramètres, il y a la mémoire du code, le nombre de symboles d'entrée, le nombre de niveaux de quantification douce par symbole d'entrée, la largeur des mots des métriques de branche et des métriques d'état et la longueur du "Trace Back". Le calcul des métriques de branche est implémenté sous forme de table de conversion configurable afin d pouvoir adapter le décodeur de Viterbi au type de modulation utilisée et améliorer ainsi les performances d'erreur. Les polynômes générateurs du code sont aussi configurables permettant ainsi de commpléter la flexibilité du décodeur. Par exemple, un décodeur compilé pour une mémoire de code donnée, m, peut réaliser le décodage des codes convolutionnels de mémoire de code mc tel que mc≤ m avec les polynômes générateurs appropriés. Ce décodeur peut réaliser le décodage pour deux groupes de taux de codage pour la même compilaton: 1/S et 2/S, où S est le nombre de symboles d'entrée.
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Lauzon, Marc. "Réalisation d'un égaliseur à retour d'état avec décodeur intégré." Mémoire, École de technologie supérieure, 2001. http://espace.etsmtl.ca/828/1/LAUZON_Marc.pdf.
Full textAbstract:
Les communications à travers un canal de type micro-ondes exigent, entre autres, l'utilisation du codage et de l'égalisation dans le but d'éliminer les effets destructeurs du bruit blanc et de l'interférence intersymbole (ou interférence multi-chemins). Les récepteurs numériques actuels sont ainsi généralement constitués d'un égaliseur et d'un décodeur qui fonctionnent d'une façon indépendante l'un de l'autre.
Ce mémoire démontre qu'il est possible de réaliser dans un circuit programmable, un récepteur qui inclut une structure particulière d'égaliseur à retour d'état à l'intérieur duquel un décodeur à seuil est intégré. Ce récepteur est réalisé entièrement sous forme de portes logiques avant d'être traduit dans un format binaire de programmation par un compilateur.
Des tests sur le récepteur placé dans un environnement constitué d'un générateur de bruit blanc gaussien et d'un simulateur de propagation multi-chemins permettent de conclure que la réalisation de l'égaliseur à retour d'état avec décodeur intégré est fonctionnelle. Certaines modifications doivent cependant être encore apportées au récepteur pour lui permettre d'améliorer davantage ses performances.
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Harb, Hassan. "Conception du décodeur NB-LDPC à débit ultra-élevé." Thesis, Lorient, 2018. http://www.theses.fr/2018LORIS504/document.
Full textAbstract:
Les codes correcteurs d’erreurs Non-Binaires Low Density Parity Check (NB-LDPC) sont connus pour avoir de meilleure performance que les codes LDPC binaires. Toutefois, la complexité de décodage des codes non-binaires est bien supérieure à celle des codes binaires. L’objectif de cette thèse est de proposer de nouveaux algorithmes et de nouvelles architectures matérielles de code NB-LDPC pour le décodage des NBLDPC. La première contribution de cette thèse consiste à réduire la complexité du nœud de parité en triant en amont ses messages d’entrées. Ce tri initial permet de rendre certains états très improbables et le matériel requis pour les traiter peut tout simplement être supprimé. Cette suppression se traduit directement par une réduction de la complexité du décodeur NB-LDPC, et ce, sans affecter significativement les performances de décodage. Un modèle d’architecture, appelée "architecture hybride" qui combine deux algorithmes de l’état de l’art ("l’Extended Min Sum" et le "Syndrome Based") a été proposé afin d’exploiter au maximum le pré-tri. La thèse propose aussi de nouvelles méthodes pour traiter les nœuds de variable dans le contexte d’une architecture pré-tri. Différents exemples d’implémentations sont donnés pour des codes NB-LDPC sur GF(64) et GF(256). En particulier, une architecture très efficace de décodeur pour un code de rendement 5/6 sur GF(64) est présentée. Cette architecture se caractérise par une architecture de check node nœud de parité entièrement parallèle. Enfin, une problématique récurrente dans les architectures NB-LDPC, qui est la recherche des P minimums parmi une liste de taille Ns, est abordée. La thèse propose une architecture originale appelée first-then-second minimum pour une implantation efficace de cette tâcheThe Non-Binary Low Density Parity Check (NB-LDPC) codes constitutes an interesting category of error correction codes, and are well known to outperform their binary counterparts. However, their non-binary nature makes their decoding process of higher complexity. This PhD thesis aims at proposing new decoding algorithms for NB-LDPC codes that will be shaping the resultant hardware architectures expected to be of low complexity and high throughput rate. The first contribution of this thesis is to reduce the complexity of the Check Node (CN) by minimizing the number of messages being processed. This is done thanks to a pre-sorting process that sorts the messages intending to enter the CN based on their reliability values, where the less likely messages will be omitted and consequently their dedicated hardware part will be simply removed. This reliability-based sorting enabling the processing of only the highly reliable messages induces a high reduction of the hardware complexity of the NB-LDPC decoder. Clearly, this hardware reduction must come at no significant performance degradation. A new Hybrid architectural CN model (H-CN) combining two state-of-the-art algorithms - Forward-Backward CN (FB-CN) and Syndrome Based CN (SB-CN) - has been proposed. This hybrid model permits to effectively exploit the advantages of pre-sorting. This thesis proposes also new methods to perform the Variable Node (VN) processing in the context of pre-sorting-based architecture. Different examples of implementation of NB-LDPC codes defined over GF(64) and GF(256) are presented. For decoder to run faster, it must become parallel. From this perspective, we have proposed a new efficient parallel decoder architecture for a 5/6 rate NB-LDPC code defined over GF(64). This architecture is characterized by its fully parallel CN architecture receiving all the input messages in only one clock cycle. The proposed new methodology of parallel implementation of NB-LDPC decoders constitutes a new vein in the hardware conception of ultra-high throughput rate decoders. Finally, since the NB-LDPC decoders requires the implementation of a sorting function to extract P minimum values among a list of size Ns, a chapter is dedicated to this problematic where an original architecture called First-Then-Second-Extrema-Selection (FTSES) has been proposed
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Ouadid, Abdelkarim. "Prototype micro-électronique d'un décodeur itératif pour des codes doublement orthogonaux." Mémoire, École de technologie supérieure, 2004. http://espace.etsmtl.ca/715/1/OUADID_Abdelkarim.pdf.
Full textAbstract:
Ce mémoire porte sur le prototypage microélectronique FPGA d'un décodeur itératif doublement orthogonal issu de récents travaux de recherche. Le nouvel algorithme est simple et présente un certain nombre d'avantages par rapport aux codes turbo très prisés actuellement dans le codage de canal. En effet, ces derniers outre la complexité de leur algorithme de décodage, souffrent d'un problème de latence qui les rend inadaptés pour certaines applications, comme la téléphonie par exemple. Le décodeur utilisé, est un décodeur itératif à quantification souple, basé sur le décodage seuil tel que présenté par Massey et amélioré par l'approximation de la probabilité a posteriori (AAPP). Grâce à cette approche, on arrive à concilier complexité, latence, performance en correction d'erreurs, et haut débit de fonctionnement. Le prototype vise à valider les résultats de simulation, ainsi que l'estimation de la complexité et de la fréquence maximale que l'on peut atteindre sur des FPGA Virtex-II XC2V6000 et ceci pour différentes structures du décodeur.
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Raoul, Olivier. "Conception et performances d'un circuit intégré turbo décodeur de codes produits." Brest, 1997. http://www.theses.fr/1997BRES2030.
Full textAbstract:
Les turbo codes convolutifs, inventes en 1992 a l'enstbr par c. Berrou et al. , sont des codes correcteurs d'erreurs dont le pouvoir de correction avoisine la limite theorique de shannon. Leurs excellentes performances et la faible complexite des decodeurs correspondants ont incite r. Pyndiah et al. A transposer les concepts novateurs du turbo decodage des codes convolutifs a de puissants codes en blocs concatenes, les codes produits. En 1994 a l'enstbr, r. Pyndiah a propose un algorithme de turbo decodage des codes produits dont les performances en terme de taux d'erreurs binaires se sont averees comparables a celle des turbo codes convolutifs, voire meilleures pour les rendements de codage eleves (>0,7). Cette these traite de l'integration sur silicium de cet algorithme de turbo decodage des codes produits. Nous proposons deux architectures pour implanter le circuit. La premiere est une structure modulaire dans laquelle les donnees sont traitees sequentiellement. La seconde s'apparente a une machine dite de von neumann et permet de traiter les donnees sequentiellement ou par blocs. Les avantages et inconvenients de chaque solution - en termes de debit, de latence et de taille des memoires utilisees - sont discutes dans l'etude. Nous abordons ensuite la conception de l'unite de decodage pour des codes produits construits a partir de codes bch. Les surfaces de silicium obtenues, bien que relativement importantes, permettent de conclure a l'integrabilite de l'algorithme. Nous proposons alors differentes solutions pour reduire de pres de 60% la surface de l'unite de decodage sans degrader significativement les performances du circuit. Ces resultats, concretises par la realisation d'un premier prototype de turbo decodeur sur circuit fpga xilinx, font des turbo codes en blocs une alternative seduisante aux solutions retenues jusqu'alors pour les transmissions numeriques necessitant une forte efficacite spectrale et un tres faible taux d'erreurs.
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Singh, Arun Kumar. "Le compromis Débit-Fiabilité-Complexité dans les systèmes MMO multi-utilisateurs et coopératifs avec décodeurs ML et Lattice." Thesis, Paris, ENST, 2012. http://www.theses.fr/2012ENST0005/document.
Full textAbstract:
Dans les télécommunications, le débit-fiabilité et la complexité de l’encodage et du décodage (opération à virgule flottante-flops) sont largement reconnus comme représentant des facteurs limitant interdépendants. Pour cette raison, tout tentative de réduire la complexité peut venir au prix d’une dégradation substantielle du taux d’erreurs. Cette thèse traite de l’établissement d’un compromis limite fondamental entre la fiabilité et la complexité dans des systèmes de communications « outage »-limités à entrées et sorties multiples (MIMO), et ses scénarios point-à-point, utilisateurs multiple, bidirectionnels, et aidés de feedback. Nous explorons un large sous-ensemble de la famille des méthodes d’encodage linéaire Lattice, et nous considérons deux familles principales de décodeurs : les décodeurs à maximum de vraisemblance (ML) et les décodeurs Lattice. L‘analyse algorithmique est concentrée sur l’implémentation de ces décodeurs ayant comme limitation une recherche bornée, ce qui inclue une large famille de sphère-décodeurs. En particulier, le travail présenté fournit une analyse à haut rapport Signal-à-Bruit (SNR) de la complexité minimum (flops ou taille de puce électronique) qui permet d’atteindre a) une certaine performance vis-à-vis du compromis diversité-gain de multiplexage et b) une différence tendant vers zéro avec le non-interrompu (optimale) ML décodeur, ou une différence tendant vers zéro comparé à l’implémentation exacte du décodeur (régularisé) Lattice. L’exposant de complexité obtenu décrit la vitesse asymptotique d’accroissement de la complexité, qui est exponentielle en terme du nombre de bits encodésIn telecommunications, rate-reliability and encoding-decoding computational complexity (floating point operations - flops), are widely considered to be limiting and interrelated bottlenecks. For this reason, any attempt to significantly reduce complexity may be at the expense of a substantial degradation in error-performance. Establishing this intertwined relationship constitutes an important research topic of substantial practical interest. This dissertation deals with the question of establishing fundamental rate, reliability and complexity limits in general outage-limited multiple-input multiple-output (MIMO) communications, and its related point-to-point, multiuser, cooperative, two-directional, and feedback-aided scenarios. We explore a large subset of the family of linear lattice encoding methods, and we consider the two main families of decoders; maximum likelihood (ML) based and lattice-based decoding. Algorithmic analysis focuses on the efficient bounded-search implementations of these decoders, including a large family of sphere decoders. Specifically, the presented work provides high signal-to-noise (SNR) analysis of the minimum computational reserves (flops or chip size) that allow for a) a certain performance with respect to the diversity-multiplexing gain tradeoff (DMT) and for b) a vanishing gap to the uninterrupted (optimal) ML decoder or a vanishing gap to the exact implementation of (regularized) lattice decoding. The derived complexity exponent describes the asymptotic rate of exponential increase of complexity, exponential in the number of codeword bits
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Le, Trung Khoa. "Nouvelle approche pour une implémentation matérielle à faible complexité du décodeur PGDBF." Thesis, Cergy-Pontoise, 2017. http://www.theses.fr/2017CERG0902/document.
Full textAbstract:
L’algorithme de basculement de bits à descente de gradient probabiliste (Probabilistic Gradient Descent Bit Flipping :PGDBF) est récemment introduit comme un nouveau type de décodeur de décision forte pour le code de contrôle de parité à faible densité (Low Density Parity Check : LDPC) appliqué au canal symétrique binaire. En suivant précisément les étapes de décodage du décodeur déterministe Gradient Descent Bit-Flipping (GDBF), le PGDBF intègre en plus la perturbation aléatoire dans l'opération de basculement des Nœuds de Variables (VNs) et produit ainsi une performance de décodage exceptionnelle qui est meilleure que tous les décodeurs à basculement des bits (BF : Bit Flipping) connus dans la littérature, et qui approche les performances du décodeur de décision souple. Nous proposons dans cette thèse plusieurs implémentations matérielles du PGDBF, ainsi qu'une analyse théorique de sa capacité de correction d'erreurs. Avec une analyse de chaîne de Markov du décodeur, nous montrons qu’en raison de l'incorporation de la perturbation aléatoire dans le traitement des VNs, le PGDBF s'échappe des états de piégeage qui empêchent sa convergence. De plus, avec la nouvelle méthode d'analyse proposée, la performance du PGDBF peut être prédite et formulée par une équation de taux de trames erronées en fonction du nombre des itérations, pour un motif d'erreur donné. L'analyse fournit également des explications claires sur plusieurs phénomènes de PGDBF tels que le gain de re-décodage (ou de redémarrage) sur un motif d'erreur reçu. La problématique de l’implémentation matérielle du PGDBF est également abordée dans cette thèse. L’implémentation classique du décodeur PGDBF, dans laquelle un générateur de signal probabiliste est ajouté au-dessus du GDBF, est introduite avec une augmentation inévitable de la complexité du décodeur. Plusieurs procédés de génération de signaux probabilistes sont introduits pour minimiser le surcoût matériel du PGDBF. Ces méthodes sont motivées par l'analyse statistique qui révèle les caractéristiques critiques de la séquence aléatoire binaire requise pour obtenir une bonne performance de décodage et suggérer les directions possibles de simplification. Les résultats de synthèse montrent que le PGDBF déployé avec notre méthode de génération des signaux aléatoires n’a besoin qu’une très faible complexité supplémentaire par rapport au GDBF tout en gardant les mêmes performances qu’un décodeur PGDBF théorique. Une implémentation matérielle intéressante et particulière du PGDBF sur les codes LDPC quasicyclique (QC-LPDC) est proposée dans la dernière partie de la thèse. En exploitant la structure du QCLPDC, une nouvelle architecture pour implémenter le PGDBF est proposée sous le nom d'architecture à décalage des Nœuds de Variables (VNSA : Variable-Node Shift Architecture). En implémentant le PGDBF par VNSA, nous montrons que la complexité matérielle du décodeur est même inférieure à celle du GDBF déterministe tout en préservant la performance de décodage aussi élevée que celle fournie par un PGDBF théorique. Enfin, nous montrons la capacité de cette architecture VNSA à se généraliser sur d'autres types d'algorithmes de décodage LDPCProbabilistic Gradient Descent Bit Flipping (PGDBF) algorithm have been recently introduced as a new type of hard decision decoder for Low-Density Parity-Check Code (LDPC) applied on the Binary Symmetric Channel. By following precisely the decoding steps of the deterministic Gradient Descent Bit-Flipping (GDBF) decoder, PGDBF additionally incorporates a random perturbation in the ipping operation of Variable Nodes (VNs) and produces an outstanding decoding performance which is better to all known Bit Flipping decoders, approaching the performance of soft decision decoders. We propose in this thesis several hardware implementations of PGDBF, together with a theoretical analysis of its error correction capability. With a Markov Chain analysis of the decoder, we show that, due to the incorporation of random perturbation in VN processing, the PGDBF escapes from the trapping states which prevent the convergence of decoder. Also, with the new proposed analysis method, the PGDBF performance can be predicted and formulated by a Frame Error Rate equation as a function of the iteration, for a given error pattern. The analysis also gives a clear explanation on several phenomenons of PGDBF such as the gain of re-decoding (or restarting) on a received error pattern. The implementation issue of PGDBF is addressed in this thesis. The conventional implementation of PGDBF, in which a probabilistic signal generator is added on top of the GDBF, is shown with an inevitable increase in hardware complexity. Several methods for generating the probabilistic signals are introduced which minimize the overhead complexity of PGDBF. These methods are motivated by the statistical analysis which reveals the critical features of the binary random sequence required to get good decoding performance and suggesting the simpli cation directions. The synthesis results show that the implemented PGDBF with the proposed probabilistic signal generator method requires a negligible extra complexity with the equivalent decoding performance to the theoretical PGDBF. An interesting and particular implementation of PGDBF for the Quasi-Cyclic LPDC (QC-LPDC) is shown in the last part of the thesis. Exploiting the structure of QC-LPDC, a novel architecture to implement PGDBF is proposed called Variable-Node Shift Architecture (VNSA). By implementing PGDBF by VNSA, it is shown that the decoder complexity is even smaller than the deterministic GDBF while preserving the decoding performance as good as the theoretical PGDBF. Furthermore, VNSA is also shown to be able to apply on other types of LDPC decoding algorithms
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Ternet, François. "Caloduc miniature pour le refroidissement passif des composants électroniques d'un décodeur Orange." Thesis, Normandie, 2018. http://www.theses.fr/2018NORMC221.
Full textAbstract:
Ce mémoire présente l’étude du refroidissement diphasique passif d’un décodeur de télévision par le biais d’un caloduc. Il se décompose en deux grandes parties : une étude numérique des caloducs, afin de déterminer les caractéristiques géométriques et physico-chimiques des calo-ducs dans le but de refroidir de manière optimale le décodeur TV. Deux analyses numériques sont effectuées : une première qui est analytique, qui repose sur des simplifications afin d’établir une formule simple du flux maximal que l’on peut dissiper avec un caloduc dont on connais les caractéristiques demandées. Une vérification est de surcrois effectuée pour déterminer si le ca-loduc déterminé ne rentre pas dans des limitations inhérentes aux écoulements diphasiques. Dif-férents fluides sont testés. Une seconde simulation est effectuée, comportant une étude hydrau-lique couuplée a un modèle hydraulique pour simuler toutes les propriétés à l’intérieur du calo-duc, comme le rayon capillaire, les pressions, les vitesses des fluides. Cette simulation est effec-tuée grace a une méthode Runge-Kutta d’un système d’équations différentielles non linéaires couplées. La partie experimentale comporte elle aussi deux sections distinctes. La première con-siste à tester différents caloducs, afin d’optimiser leur fonctionnement lorsqu’ils sont soumis à des puissances données.Pour ce faire, un banc d’essai a été monté et un système de remplissage a été développé afin de répondre aux enjeux de la mise en place d’un caloduc. Plusieurs taux de remplissages, plusieurs fludies et différentes ailettes sont testées. Enfin, le caloduc présentant les meilleures performances est testé sur le décodeur, après avoir au préalable caractérisé le com-portement de celui-ci en fonctionnement normalThis report presents the study of a passive two-phase cooling of a television decoder using heat pipe. It is composed into two main parts: a first part concerns the numerical studies and the second an experimentalstudy. Numerical study is conducted in order to determine the geometric and physico-chemicalcharacteristics of heat pipes in order to optimally cool the TV decoder. Two numerical analyses arecarried out: a first one, which is analytical model that is based on the global study of the heat pipe inorder to determine the maximum heat flux that can be dissipated. Different working fluid could bestudied and various architectural design of heat pipe are tested. Different fluids are tested in order todetermine the best configuration of the micro-channel respecting heat pipes working limitations. Asecond model is carried out to characterize the local physical parameters such as: pressure in the liquidand vapour phases, temperature, thermal resistances, capillary radius, etc. This second simulation iscarried out by a Runge-Kutta method to solve differential equations. In the experimental part, an experimentalset up is has been installed in the laboratory to study heat pipes performances under variousexperimental conditions. A filling system has been developed for heat pipes in order to test variousworking fluids and different charges. Finally, the best configuration of the heat pipe is tested to coolOrange decoder. Different tests are conducted previously in order to make characterization of the conventionalcooling system and heat pipe cooling mod
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Pouliot, Louis Edmond. "Prototypage rapide d'un décodeur en traillis modulaire/hypercube pour des systèmes de communications." Thesis, National Library of Canada = Bibliothèque nationale du Canada, 1998. http://www.collectionscanada.ca/obj/s4/f2/dsk3/ftp04/mq26261.pdf.
Full text
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Dkhissi, El Houssine. "Étude et évaluation de la stabilité d'un égaliseur DFE avec décodeur partiellement intégré." Mémoire, École de technologie supérieure, 2003.
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De nos jours, les transmissions à haut débit jouent un rôle important. En effet, le nombre d'utilisateurs et la quantité d'information à transmettre sont de plus en plus importants. Les nouveaux systèmes de communication envisagent d'augmenter significativement les débits transmis tout en conservant de bonnes performances. En général, cette augmentation du débit s'accompagne d'un accroissement des distorsions, surtout pour les canaux de propagation qui varient dans les temps.
Pour combattre l'effet de ces interférences entre symboles, plusieurs techniques peuvent être employées. Un processus connu sous le nom d'égalisation est souvent utilisé dans les systèmes de transmission. Mais, pour certains canaux difficiles, l'égaliseur ne peut pas annuler complètement l'IES. Il est alors possible d'améliorer ses performances en ajoutant dans la chaîne de communication un ensemble codeur/décodeur au prix d'une diminution du débit utile.
Dans le cadre de cette étude, une nouvelle méthode était proposée par Ladouceur et réalisée par Lauzon. Cette méthode consiste à intégrer partiellement un décodeur dans la boucle de rétroaction d'un égaliseur DFE. Les prformances exprimées permetent de conclure que la réalisation de cette structure est posssible du point de vue pratique. Ce travail porte sur l'étude et l'évaluation de la stabilité de la structure proposée. Avant d'entamer les différentes étapes de l'étude, la structure est subdivisée en deux parties: une partie linéaire et une partie nonlinéaire. Les travaux présentés dans ce mémoire ont été effectués sur la partie nonlinéaire.
D'abord, une étude bibliographique sur l'évolution de l'égaliseur DFE et une analyse des différents résultats sur la stabilité du DFE seront abordées. Ensuite, une explication sur les différentes combinaisons de la technique d'égalisation et du décodage sera étudiée. Enfin, une approche adéquate d'évaluation de la stabilité du système sera adoptée. Cette approche est basée, en premier lieu, sur l'étude de la stabilité de l'architecture de l'égaliseur DFE sans décision et sans décodeur. Ce qui revient à étudier la stabilité d'un égaliseur de type RII (ARMA). En second lieu, l'approche est adaptée à une structure plus complexe (nonlinéaire), tout en assumant des suppositions de simplification. Cependant, la méthode s'est avérée difficile, voire impossible pour la structure complète (décision, décodeur).
La méthode utilisée est concluante et nous mène à une expression du pas d'adaptation dans le cas où l'adaptation adoptée est pilotée par un algorithme CMA. Toutefois, il y a toujours place à une amélioration puisque l'objectif final est d'acquérir des résultats théoriques unifiés pour la structure globale. À présent, on peut généraliser l'approche pour une structure MIMO.
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Ekobo, Akoa Brice. "Détection et conciliation d'erreurs intégrées dans un décodeur vidéo : utilisation des techniques d'analyse statistique." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT069/document.
Full textAbstract:
Ce manuscrit présente les travaux de recherche réalisés au cours de ma thèse, dont le but est de développer des algorithmes de correction d'erreurs dans un décodage numérique d'images et d'assurer un haut niveau de la qualité visuelle des images décodées. Nous avons utilisé des techniques d'analyse statistique pour détecter et dissimuler les artefacts. Une boucle de contrôle de la qualité est implémentée afin de surveiller et de corriger la qualité visuelle de l'image. Le manuscrit comprend six chapitres. Le premier chapitre présente les principales méthodes d'évaluation de la qualité des images trouvées dans l'état de l'art et introduit notre proposition. Cette proposition est en fait un outil de mesure de la qualité des vidéos (OMQV) qui utilise le système visuel humain pour indiquer la qualité visuelle d'une vidéo (ou d'une image). Trois modèles d'OMQV sont conçus. Ils sont basés sur la classification, les réseaux de neurones artificiels et la régression non linéaire, et sont développés dans le deuxième, troisième et quatrième chapitre respectivement. Le cinquièmechapitre présente quelques techniques de dissimulation d'artefacts présents dans l'état de l'art. Le sixième et dernier chapitre utilise les résultats des quatre premiers chapitres pour mettre au point un algorithme de correction d'erreurs dans les images. La démonstration considère uniquement les artefacts flou et bruit et s'appuie sur le filtre de Wiener, optimisé sur le critère du minimum linéaire local de l'erreur quadratique moyenne. Les résultats sont présentés et discutés afin de montrer comment l'OMQV améliore les performances de l'algorithme mis en œuvre pour la dissimulation des artefactsThis report presents the research conducted during my PhD, which aims to develop an efficient algorithm for correcting errors in a digital image decoding process and ensure a high level of visual quality of decoded images. Statistical analysis techniques are studied to detect and conceal the artefacts. A control loop is implemented for the monitoring of image visual quality. The manuscript consists in six chapters. The first chapter presents the principal state of art image quality assessment methods and introduces our proposal. This proposal consists in a video quality measurement tool (VQMT) using the Human Visual System to indicate the visual quality of a video (or an image). Three statistical learning models of VQMT are designed. They are based on classification, artificial neural networks and non-linear regression and are developed in the second, third and fourth chapter respectively. The fifth chapter presents the principal state of art image error concealment technics. The latter chapter uses the results of the four former chapters to design an algorithm for error concealment in images. The demonstration considers blur and noise artefacts and is based on the Wiener filter optimized on the criterion of local linear minimum mean square error. The results are presented and discussed to show how the VQMT improves the performances of the implemented algorithm for error concealment
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Planells-Rodríguez, Milena. "Modélisation des erreurs en sortie du décodeur dans une chaîne de transmission par satellite." Paris, ENST, 2003. http://www.theses.fr/2003ENST0023.
Full textAbstract:
Cette thèse traite du comportement des erreurs en sortie du decodeur dans une chaîne de transmission par satellite. Deux types de codage canal sont étudiés: la concaténation d'un code convolutif avec un code bloc Reed-Solomon, et la concaténation en parallèle de deux codes convolutifs avec décodage itératif (turbocode). L'algorithme utilisé pour le décodage convolutif dans le premier schéma est le maximum de vraisemblance, que l'on appelle aussi algorithme de Viterbi. On sait que les erreurs en sortie de cet algorithme apparaissent par rafales, à cause de la mémoire du code. Un groupe de bits décodés correctement entre deux rafales est appelé gap. La sortie d'un décodeur fondé sur le maximum de vraisemblance peut être modélisée par une chaîne de Markov à deux états: un premier état sans erreur (état bon) et un deuxième état où les erreurs surgissent par rafales (état mauvais). Concernant la modélisation des rafales d'erreurs, les modèles proposés jusqu'à maintenant sont capables de reproduire seulement le comportement des erreurs pour des rafales très longues et à de très faible rapport signal sur bruit. C'est pourquoi nous avons développé un nouveau modèle à partir des propriétés du code qui donne des très bons résultats pour n'importe quel longueur de rafale d'erreur. Dans le déuxième schéma de codage, on utilise des algorithmes itératifs. Ces algorithmes font appel au principe du Maximum A Posteriori (MAP). Cette thèse analyse le comportement des erreurs en sortie de ces décodeurs itératifs et propose une série de modèles pour des differents algorithmes (Log-MAP et Max-Log-MAP)This dissertation studies the behavior of the errors at the output of the decoder on a satellite communication system. Two different types of channel coding are considered. On one hand, a classical concatenation of a Reed-Solomon with a convolutional code and interleaving. On the other hand, a code from the turbo-codes family. The algorithm used in the convolutional decoding of the first coding system is the maximum likelihood algorithm. It is known that errors at the output of this algorithm are grouped in bursts due to the memory of the code. The group of correct bits between bursts is called a gap. Thus, the output of a maximum likelihood decoder can be modeled by a Markov chain with two states: a first state where no errors take place (good state) and a second state where errors appear in bursts (bad state). Regarding the burst modeling, the previous proposed models did not fit the simulation results for low and average burst lengths. Therefore, we have developed a new model based on the properties of the code that fits the range of all possible bursts lengths. On the second coding system, instead of using a maximum likelihood decoding, iterative decoding based on the successive decoding of each constituent code is considered. These iterative decoding algorithms are based on the Maximum A Posteriori (MAP) principle. This dissertation analyses the behavior of the errors at the output of such iterative decoders and proposes a model that fits quite well with the real errors simulated via Monte Carlo simulations
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Thiesse, Jean-Marc. "Codage vidéo flexible par association d'un décodeur intelligent et d'un encodeur basé optimisation débit-distorsion." Phd thesis, Université de Nice Sophia-Antipolis, 2012. http://tel.archives-ouvertes.fr/tel-00719058.
Full textAbstract:
Cette thèse est dédiée à l'amélioration des performances de compression vidéo. Deux types d'approches, conventionnelle et en rupture, sont explorées afin de proposer des méthodes efficaces de codage Intra et Inter pour les futurs standards de compression. Deux outils sont étudiés pour la première approche. Tout d'abord, des indices de signalisations sont habilement traités par une technique issue du tatouage permettant de les masquer dans les résiduels de luminance et de chrominance de façon optimale selon le compromis débit-distorsion. La forte redondance dans le mouvement est ensuite exploitée pour améliorer le codage des vecteurs de mouvement. Après observation des précédents vecteurs utilisés, un fin pronostic permet de déterminer les vecteurs résiduels à privilégier lors d'une troisième étape de modification de la distribution des résiduels. 90% des vecteurs codés sont ainsi pronostiqués, ce qui permet une nette réduction de leur coût. L'approche en rupture vient de la constatation que H.264/AVC et son successeur HEVC sont basés sur un schéma prédictif multipliant les choix de codage, les améliorations passent alors par un meilleur codage de la texture à l'aide d'une compétition accrue. De tels schémas étant bornés par la signalisation engendrée, il est alors nécessaire de transférer des décisions au niveau du décodeur. Une approche basée sur la détermination conjointe au codeur et au décodeur de paramètres de codage à l'aide de partitions causales et ainsi proposée et appliquée aux modes de prédiction Intra et à la théorie émergente de l'échantillonnage compressé. Des performances encourageantes sont reportées et confirment l'intérêt d'une telle solution innovante.
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Thiesse, Jean-Marc. "Codage vidéo flexible par association d'un décodeur intelligent et d'un encodeur basé optimisation débit-distorsion." Nice, 2012. http://www.theses.fr/2012NICE4058.
Full textAbstract:
Cette thèse est dédiée à l’amélioration des performances de compression vidéo. Deux types d’approches, conventionnelle et en rupture, sont explorées afin de proposer des méthodes efficaces de codage Intra et Inter pour les futurs standards de compression. Deux outils sont étudiés pour la première approche. Tout d’abord, des indices de signalisations sont habilement traités par une technique issue du tatouage permettant de les masquer dans les résiduels de luminance et de chrominance de façon optimale selon le compromis débit-distorsion. La forte redondance dans le mouvement est ensuite exploitée pour améliorer le codage des vecteurs de mouvement. Après observation des précédents vecteurs utilisés, un fin pronostic permet de déterminer les vecteurs résiduels à privilégier lors d’une troisième étape de modification de la distribution des résiduels. 90% des vecteurs codés sont ainsi pronostiqués, ce qui permet une nette réduction de leur coût. L’approche en rupture vient de la constatation que H. 264/AVC et son successeur HEVC sont basés sur un schéma prédictif multipliant les choix de codage, les améliorations passent alors par un meilleur codage de la texture à l’aide d’une compétition accrue. De tels schémas étant bornés par la signalisation engendrée, il est alors nécessaire de transférer des décisions au niveau du décodeur. Une approche basée sur la détermination conjointe au codeur et au décodeur de paramètres de codage à l’aide de partitions causales et ainsi proposée et appliquée aux modes de prédiction Intra et à la théorie émergente de l’échantillonnage compressé. Des performances encourageantes sont reportées et confirment l’intérêt d’une telle solution innovanteThis Ph. D. Thesis deals with the improvement of video compression efficiency. Both conventional and breakthrough approaches are investigated in order to propose efficient methods for Intra and Inter coding dedicated to next generations video coding standards. Two tools are studied for the conventional approach. First, syntax elements are cleverly transmitted using a data hiding based method which allows embedding indices into the luminance and chrominance residuals in an optimal way, rate-distortion wise. Secondly, the large motion redundancies are exploited to improve the motion vectors coding. After a statistical analysis of the previously used vectors, an accurate forecast is performed to favor some vector residuals during a last step which modifies the original residual distribution. 90% of the coded vectors are efficiently forecasted by this method which helps to significantly reduce their coding cost. The breakthrough approach comes from the observation of the H. 264/AVC standard and its successor HEVC which are based on a predictive scheme with multiple coding choices, consequently future improvements shall improve texture by extensively using the competition between many coding modes. However, such schemes are bounded by the cost generated by the signaling flags and therefore it is required to transfer some decisions to the decoder side. A framework based on the determination of encoding parameters at both encoder and decoder side is consequently proposed and applied to Intra prediction modes on the one hand, and to the emerging theory of compressed sensing on the other hand. Promising results are reported and confirm the potential of such an innovative solution
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Ta, Thomas. "Implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut débit avec une faible complexité." Rennes 1, 2003. http://www.theses.fr/2003REN1S145.
Full textAbstract:
Inventés par C. Berrou et al. En 1992 à l'ENST Bretagne, les Turbo Codes Convolutifs (TCC) sont devenus la référence des codes correcteurs d'erreurs grâce à leur pouvoir de correction avoisinant la limite théorique de Shannon. En 1993, R. Pyndiah et al. Ont proposé un nouvel algorithme itératif de décodage des codes produits dont les performances sont comparables à celles des TCC, voire meilleures pour les codes de rendement supérieur à 0,7. Cet algorithme baptisé Turbo Code en Blocs (TCB) est en fait un équivalent des TCC pour les codes en blocs. Cette thèse présente une implémentation sur FPGA d'un turbo codeur-décodeur en blocs à haut-débit avec une faible complexité. Pour satisfaire ces contraintes, nous proposons d'utiliser l'architecture itérative à traitement par blocs. Les simulations en langage C et la synthèse en VHDL ont permis de montrer que notre implémentation peut atteindre un débit de 50 Mbit/s avec une complexité de moins de 4500 éléments logiques.
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El, chall Rida. "Récepteur itératif pour les systèmes MIMO-OFDM basé sur le décodage sphérique : convergence, performance et complexité." Thesis, Rennes, INSA, 2015. http://www.theses.fr/2015ISAR0019/document.
Full textAbstract:
Pour permettre l’accroissement de débit et de robustesse dans les futurs systèmes de communication sans fil, les processus itératifs sont de plus considérés dans les récepteurs. Cependant, l’adoption d’un traitement itératif pose des défis importants dans la conception du récepteur. Dans cette thèse, un récepteur itératif combinant les techniques de détection multi-antennes avec le décodage de canal est étudié. Trois aspects sont considérés dans un contexte MIMOOFDM: la convergence, la performance et la complexité du récepteur. Dans un premier temps, nous étudions les différents algorithmes de détection MIMO à décision dure et souple basés sur l’égalisation, le décodage sphérique, le décodage K-Best et l’annulation d’interférence. Un décodeur K-best de faible complexité (LC-K-Best) est proposé pour réduire la complexité sans dégradation significative des performances. Nous analysons ensuite la convergence de la combinaison de ces algorithmes de détection avec différentes techniques de codage de canal, notamment le décodeur turbo et le décodeur LDPC en utilisant le diagramme EXIT. En se basant sur cette analyse, un nouvel ordonnancement des itérations internes et externes nécessaires est proposé. Les performances du récepteur ainsi proposé sont évaluées dans différents modèles de canal LTE, et comparées avec différentes techniques de détection MIMO. Ensuite, la complexité des récepteurs itératifs avec différentes techniques de codage de canal est étudiée et comparée pour différents modulations et rendement de code. Les résultats de simulation montrent que les approches proposées offrent un bon compromis entre performance et complexité. D’un point de vue implémentation, la représentation en virgule fixe est généralement utilisée afin de réduire les coûts en termes de surface, de consommation d’énergie et de temps d’exécution. Nous présentons ainsi une représentation en virgule fixe du récepteur itératif proposé basé sur le décodeur LC K-Best. En outre, nous étudions l’impact de l’estimation de canal sur la performance du système. Finalement, le récepteur MIMOOFDM itératif est testé sur la plateforme matérielle WARP, validant le schéma proposéRecently, iterative processing has been widely considered to achieve near-capacity performance and reliable high data rate transmission, for future wireless communication systems. However, such an iterative processing poses significant challenges for efficient receiver design. In this thesis, iterative receiver combining multiple-input multiple-output (MIMO) detection with channel decoding is investigated for high data rate transmission. The convergence, the performance and the computational complexity of the iterative receiver for MIMO-OFDM system are considered. First, we review the most relevant hard-output and soft-output MIMO detection algorithms based on sphere decoding, K-Best decoding, and interference cancellation. Consequently, a low-complexity K-best (LCK- Best) based decoder is proposed in order to substantially reduce the computational complexity without significant performance degradation. We then analyze the convergence behaviors of combining these detection algorithms with various forward error correction codes, namely LTE turbo decoder and LDPC decoder with the help of Extrinsic Information Transfer (EXIT) charts. Based on this analysis, a new scheduling order of the required inner and outer iterations is suggested. The performance of the proposed receiver is evaluated in various LTE channel environments, and compared with other MIMO detection schemes. Secondly, the computational complexity of the iterative receiver with different channel coding techniques is evaluated and compared for different modulation orders and coding rates. Simulation results show that our proposed approaches achieve near optimal performance but more importantly it can substantially reduce the computational complexity of the system. From a practical point of view, fixed-point representation is usually used in order to reduce the hardware costs in terms of area, power consumption and execution time. Therefore, we present efficient fixed point arithmetic of the proposed iterative receiver based on LC-KBest decoder. Additionally, the impact of the channel estimation on the system performance is studied. The proposed iterative receiver is tested in a real-time environment using the MIMO WARP platform
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Moretti, Sofia. "“Dyslexie: panne de décodeur et de séquenceur”. Proposta di traduzione di un testo scientifico-divulgativo dal francese all’italiano." Bachelor's thesis, Alma Mater Studiorum - Università di Bologna, 2020. http://amslaurea.unibo.it/21342/.
Full textAbstract:
L’obiettivo di questo elaborato è proporre la traduzione dal francese in italiano di un articolo scientifico-divulgativo riguardante le attivazioni cerebrali in risposta alla lettura, con particolare attenzione ai soggetti affetti da dislessia. È stato scelto questo testo per il desiderio di mettermi alla prova con la traduzione in italiano di un testo specialistico di ambito medico-scientifico.
Per quanto riguarda la struttura, nel primo capitolo procederò a definire cosa sono le lingue speciali, in che modo possono essere classificate e le caratteristiche che le accomunano. In seguito, spiegherò brevemente le motivazioni che mi hanno spinto ad approcciare il testo per poi procedere all’analisi del testo. Infine, dopo aver presentato la mia proposta di traduzione, concluderò con un commento sulle difficoltà riscontrate e la motivazione delle scelte traduttive.
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Goalic, André. "Etude et réalisation de codeur/décodeur de parole à bas débit pour la téléphonie numérique acoustique sous-marine." Brest, 1994. http://www.theses.fr/1994BRES2003.
Full textAbstract:
Dans le domaine des transmissions, la compression de la parole permet d'augmenter le nombre de voies de communications sur les supports preexistants, sans accroitre l'occupation spectrale. Elle permet egalement d'adapter le debit binaire a la capacite des canaux dont la bande passante est necessairement limitee. L'objet de cette these est de presenter l'etude et le fonctionnement en temps reel sur processeur de signaux, d'un codeur/decodeur de parole a bas debit pour la telephonie acoustique numerique sous-marine. Le systeme de compression, de type celp (code excited linear prediction), modelise le canal vocal par les paires de raies spectrales (line spectrum pairs: lsp). L'utilisation de l'algorithme levinson eclate conduit a une methode d'extraction des lsp d'une fiabilite intrinseque parfaitement adaptee a un processus temps reel. Le choix d'un dictionnaire ternaire a permis de valider le fonctionnement en temps reel du codeur/decodeur sur processeurs de signal, a virgules fixes (motorola 56001 27 mhz) avec une duree de segmentation du signal de parole de 20 ms. La qualite et l'intelligibilite de la parole obtenue en sortie du decodeur justifient les choix algorithmiques retenus et marquent une etape en matiere de telephonie acoustique sous-marine. La qualite et l'intelligibilite de la parole depassent largement celles des systemes analogiques existants
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Marchand, Cédric. "Étude et implémentation d'un décodeur LDPC pour les nouvelles normes de diffusion de télévision numérique (DVD-T2 et S2)." Lorient, 2010. https://hal.archives-ouvertes.fr/tel-01151985.
Full textAbstract:
Les codes correcteurs d’erreurs LDPC (“Low Density Parity Check” ou matrice de parité à faible densité) font partie des codes en bloc permettant de s’approcher à quelques dixièmes de dB de la limite de Shannon. Ces remarquables performances rendent ces codes très attractifs pour les systèmes de transmissions numériques. C’est notamment le cas pour la norme de télédiffusion numérique par satellite (DVB-S2) et la norme de télédiffusion numérique terrestre (DVB-T2). Cette thèse porte sur l’optimisation de l’implémentation matérielle d’un décodeur LDPC pour les standards DVB-S2, -T2 et -C2. Après une étude de l’état de l’art, c’est le décodeur par couche (layered decoder) qui a été choisi comme architecture de base à l’implémentation du décodeur. Nous nous sommes ensuite confrontés au problème des conflits mémoires inhérents à la structure particulière des standards DVB-S2, -T2 et -C2. Deux nouvelles contributions ont été apportées à la résolution de ce problème. Les conflits mémoire dues au pipeline sont quant à eux supprimés à l’aide d’un ordonnancement des couches et des matrices identités. L’espace mémoire étant un différenciateur majeur de coût d’implémentation, la réduction au minimum de la taille mémoire a été étudiée. Une saturation optimisée et un partitionnement optimal des bancs mémoires ont permis une réduction significative de l’espace mémoire par rapport à l’état de l’art. De plus, l’utilisation de RAM simple port à la place de RAM double port est aussi proposée pour réduire le coût mémoire. En dernière partie, nous répondons à l’objectif d’un décodeur capable de décoder plusieurs flux pour un coût réduit par rapport à l’utilisation de multiples décodeursLDPC codes are, like turbo-codes, able to achieve decoding performance close to the Shannon limit. The performance associated with relatively easy implementation makes this solution very attractive to the digital communication systems. This is the case for the Digital video broadcasting by satellite in the DVB-S2 standard that was the first standard including an LDPC. This thesis subject is about the optimization of the implementation of an LDPC decoder for the DVB-S2, -T2 and -C2 standards. After a state-of-the-art overview, the layered decoder is chosen as the basis architecture for the decoder implementation. We had to deal with the memory conflicts due to the matrix structure specific to the DVB-S2, -T2, -C2 standards. Two new contributions have been studied to solve the problem. The first is based on the construction of an equivalent matrix and the other relies on the repetition of layers. The conflicts inherent to the pipelined architecture are solved by an efficient scheduling found with the help of graph theories. Memory size is a major point in term of area and consumption, therefore the reduction to a minimum of this memory is studied. A well defined saturation and an optimum partitioning of memory bank lead to a significant reduction compared to the state-of-the-art. Moreover, the use of single port RAM instead of dual port RAM is studied to reduce memory cost. In the last chapter we answer to the need of a decoder able to decode in parallel x streams with a reduced cost compared to the use of x decoders
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Bouchoux, Sophie. "Apport de la reconfiguration dynamique au traitement d'images embarqué : étude de cas : implantation du décodeur entropique de JPEG 2000." Dijon, 2005. http://www.theses.fr/2005DIJOS027.
Full textAbstract:
L'apparition sur le march´e des FPGAs reprogrammables partiellement et rapidement a permis le d´eveloppement de nouvelles techniques comme la reconfiguration dynamique. Afin d'´etudier les apports de la reconfiguration dynamique par rapport `a la configuration statique, une carte ´electronique a ´et´e mise au point : la carte ARDOISE. Cette th`ese porte sur l'implantation de l'algorithme JPEG 2000, et plus particuli`erement du d´ecodeur entropique, sur cette architecture et sur l'´etude des performances ainsi obtenues. Pour effectuer une comparaison des r´esultats entre les deux m´ethodes, des crit`eres d'´evaluation portant sur les coˆuts, les performances et les rendements ont ´et´e d´efinis. Les implantations r´ealis´ees sont : implantation en reconfiguration dynamique partielle du d´ecodeur arithm´etique sur ARDOISE, implantation en configuration statique du d´ecodeur entropique sur un FPGA Xilinx et implantation en reconfiguration dynamique du d´ecodeur entropique sur ARDOISEThe appearance on the market of partially and quickly reprogrammable FPGAs, led to the development of new techniques, like dynamic reconfiguration. In order to study improvement of dynamic reconfiguration in comparison with static configuration, an electronic board was developed : the ARDOISE board. This thesis relates to the implementation of JPEG 2000 algorithm, and particularly of the entropic decoder, on this architecture and to the study of the performances obtained. To carry out a comparison of the results between the two methods, some evaluation criteria relating to costs, performances and efficiencies were defined. Implementations carried out are : implementation in partial dynamic reconfiguration of the arithmetic decoder on ARDOISE, implementation in static configuration of the entropic decoder on a Xilinx FPGA and implementation in dynamic reconfiguration of the entropic decoder on ARDOISE
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Ouertani, Rym. "Algorithmes de décodage pour les systèmes multi-antennes à complexité réduite." Phd thesis, Télécom ParisTech, 2009. http://pastel.archives-ouvertes.fr/pastel-00718214.
Full textAbstract:
Durant ces dernières années, un grand intérêt a été accordé aux systèmes de communication sans fil ayant plusieurs antennes en émission et en réception. Les codes espace-temps permettent d'exploiter tous les degrés de liberté de tels systèmes. Toutefois, le décodage de ces codes présente une grande complexité qui croit en fonction du nombre d'antennes déployées et de la taille de la constellation utilisée. Nous proposons un nouveau décodeur, appelé SB-Stack (Spherical Bound-Stack decoder) basé sur un algorithme de recherche dans l'arbre. Ce décodeur combine la stratégie de recherche du décodeur séquentiel Stack (dit également décodeur à pile) et la région de recherche du décodeur par sphères. Nous montrons que ce décodeur présente une complexité moindre par rapport à tous les décodeurs existants tout en offrant des performances optimales. Une version paramétrée de ce décodeur est aussi proposée, offrant une multitude de performances allant du ZF-DFE au ML avec des complexités croissantes, ainsi plusieurs compromis performances-complexités sont obtenus. Comme pour tous les systèmes de communication, les codes espace-temps pour les systèmes à antennes multiples peuvent être concaténés avec des codes correcteurs d'erreurs. Généralement, ces derniers sont décodés par des décodeurs à entrées et sorties souples. Ainsi, nous avons besoin de sorties souples fournies par le décodeur espace-temps qui seront utilisées comme entrées par les premiers décodeurs. Nous proposons alors une version modifiée du décodeur SB-Stack délivrant des sorties souples sous forme de taux de vraisemblance logarithmiques (Log-Likelihood Ratio - LLR). Pour la mise en oeuvre pratique des décodeurs, il est important d'avoir une complexité faible mais avoir également une complexité constante est indispensable dans certaines applications. Nous proposons alors un décodeur adaptatif qui permet de sélectionner, parmi plusieurs algorithmes de décodage, celui qui est le plus adéquat selon la qualité du canal de transmission et la qualité de service souhaitée. Nous présentons une implémentation pratique du décodage adaptatif utilisant le décodeur SB-Stack paramétré. Le décodage des codes espace-temps peut être amélioré en le précédant par une phase de pré-traitement. En sortie de cette phase, la matrice du canal équivalente est mieux conditionnée ce qui permet de réduire la complexité d'un décodeur optimal et d'améliorer les performances d'un décodeur sous-optimal. Nous présentons et nous étudions alors les performances d'une chaine complète de décodage utilisant diverses techniques de pré-traitement combinées avec les décodeurs espace-temps étudiés précédemment.
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Lima, Léocarlos. "Architecture de décodage pour codes algébriques-géométriques basés sur des courbes d'Hermite." Paris, ENST, 2004. http://www.theses.fr/2004ENST0039.
Full textAbstract:
Cette thèse consiste en une description d'une architecture efficace pour un algorithme de décodage de codes algébriques-géométriques (AG) basés sur des courbes d'Hermite. Ce travail embrasse deux compétences complémentaires distinctes : l'étude des algorithmesde décodage pour des codes AG et le développement d'architectures pour l'implantation matérielle de ces décodeurs. L'algorithme objet de ce travail recherche itérativement les fonctions localisatrices et évaluatrices d'erreurs qui satisfont un critère d'équation clé. Une nouvelle architecture pour ce décodeur est proposée. Des opérateurs optimisés pour les calculs es plus fréquents dans le décodeur sont encore décrits. La description de l'architecture de ce décodeur suit la description des architectures pour les unités arithmétiques sur descorps finis de caractéristique 2, nécessaires à l'implantation de n'importe quel système de codage / décodage de canal en utilisant des codes de blocThis thesis consists on a description of an efficient architecture for a decoding algorithm of algebraic-geometric codes (AG codes) based on Hermitian curves. This work embraces two distinct complementing competences : the study of decoding algorithms for AG codes and the development of architectures for hardware implementation of these decoders. The algorithm, object of this work, searches error locator and evaluator functions iteratively that satisfy a key equation criterion. A new architecture is proposed for this decoder. Optimized operators to implement the most frequent calculations in the decoder are still proposed. The description of the architecture of this decoder follows the description of architectures for arithmetical units in finite fields of characteristic 2, necessary to implemente any channel coding / decoding system using block codes
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Benhallam, Abdelahad. "Contribution à l'étude de l'algorithme à pile pour le décodage séquentiel des codes convolutionnels : conception d'un logiciel de simulation du décodeur." Toulouse, INPT, 1988. http://www.theses.fr/1988INPT083H.
Full textAbstract:
On etudie le decodage sequentiel a pile des codes convolutionnels, perfores ou non, a l'aide de la simulaton du decodeur. On effectue d'abord une parametrisation des differents modules de la chaine de communication afin d'avaluer l'influence des parametres intervenant dans le comportement du decodeur. On evalue, ensuite, en fonction de ces parametres, une serie de grandeurs nous renseignant sur la facon dont le decodage d'un message donne s'est deroule. On evalue, egalement, le taux d'erreur sur les bits (teb), la probabilite de debordement de la memoire utilisee (pile et tampon d'entree), ainsi que la taille de la pile necessaire pour un teb donne. Le temps de decodage a ete etudie en detail; ainsi que d'autres grandeurs telles que la profondeur du retour en arriere ou le nombre de recherches dans l'arbre
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Gnaedig, David. "High-Speed decoding of convolutional Turbo Codes." Lorient, 2005. http://www.theses.fr/2005LORIS050.
Full textAbstract:
Les turbocodes sont des codes obtenus par une concaténation de plusieurs codes convolutifs séparés par des entrelaceurs. En 1993, ils ont révolutionné le domaine du codage correcteur d’erreurs en s’approchant à quelques dixièmes de décibels de la limite théorique de Shannon. Ces performances sont d'autant plus remarquables que le principe itératif permet d'en effectuer le décodage avec une complexité matérielle limitée. Le succès des turbocodes s'est traduit par leur introduction dans plusieurs standards de communication. Les besoins croissants dans le domaine des réseaux large bande, nécessitent des implantations hauts débits qui posent de nouvelles problématiques L'objectif de cette thèse est d'étudier des architectures de décodage à haut débit offrant le meilleur compromis en terme de débit sur complexité. Dans un premier temps, nous avons proposé un modèle simple permettant d'exprimer le débit et l'efficacité d'une architecture. Ce modèle appliqué au turbo décodage met en évidence trois paramètres caractéristiques ayant un impact sur le débit et l'efficacité du décodeur : le degré de parallélisme, le taux d'utilisation (activité) des unités de calcul cl la fréquence d'horloge. Nous avons abordé chacun de ces points en explorant un large spectre de possibilités de l'espace de conception allant de la construction conjointe du code et du décodeur à l'optimisation directe des architectures de décodage pour un code ou un ensemble de codes prédéfinis. Nous avons tout d'abord proposé un nouveau schéma de codage appelé turbocodes à roulettes permettant de minimiser la memoire du décodeur par un décodage en parallèle d'un mot de code reçu par plusieurs processeurs à entrée et sortie souples. Afin de résoudre le problème des accès concurrents aux mémoires qui en résulte, nous avons conçu un nouvel entrelaceur hiérarchique. Nous avons ensuite exploré plusieurs solutions permettant d'améliorer l'activité des processeurs utilisation d'une architecture hybride série/parallèle et proposition de nouveaux séquencements au niveau interne des processeurs, et aussi au niveau global en association avec la construction d'entrelaceurs contraints adaptés. Enfin grace à méthode originale de réduction du chemin critique du calcul récursif des métriques de nœuds, nous avons obtenu, sans coût matériel supplémentaire pour un circuit FPGA, un doublement de la fréquence d'horloge du décodeur. La plupart des techniques développées dans cette thèse ont été validées par la réalisation d'un turbo-décodeur pour le standard d'accès sans-fil large bande WiMAX (IEEE 802. 16) qui atteint des performances de correction d'erreur excellentes pour un débit atteignant 100 Mbit/s sur un seul circuit FPGATurbo codes are built as a concatenation of several convolutional codes separated by interleavers. In 1993, they have revolutionized error correcting coding by approaching within a few tenths of a decibel the Shannon limit. This performance is even more astonishing because the iterative decoding principle enables the decoder to be implemented in hardware with a relative low complexity. Due to their success, they are now widely used in practical systems and open standards. The increasing demand for high throughput applications in broadband applications is strong)y calling for high-speed decoder implementations, thus leading to new challenges. The objective of this thesis is to study high-throughput decoding architectures offering the best throughput versus complexity trade-off. We first laid down a simple expression to evaluate the benefits of an architecture in terms of throughput and efficiency. The application of this model to turbo decoding highlighted three typical parameters influencing the throughput and efficiency of the decoder : the degree of parallelism, the ratio of utilization (activity) of the processing units and the clock frequency. We tackled each of these points by investigating a large spectrum of possibilities of the design space, ranging from the joint code and decoder design to the optimization of the decoder architecture for a given code or set of codes. We first proposed a new coding scheme called Multiple Slice Turbo Codes making possible to minimize the memory requirements of the decoder using the parallel decoding of a the received codeword by several soft-input soft-output processors. In order to solve the resulting concurrent accesses to the memory, we designed a novel hierarchical interleaver. Second, we explored several solutions for improving the activity of the processors including the usage of a hybrid parallel/serial architecture and the introduction of two new schedules for parallel decoding: one schedule internal to the processors, and another at a more global level in association with an adapted constrained interleaver. Finally, thanks to an original method to reduce the critical path in the recursive computation of state metrics, we obtained, at no cost on a FPGA circuit, a doubling of the maximal clock frequency of the decoder. Most of the w techniques developed in this thesis were validated by designing a turbo decoder for the wireless broadband access standard WiMAX (IEEE 802. 16) that achieves excellent error decoding performance reaching a throughput of 100Mbit/s on a single FPGA
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Verdier, François. "Conception d'architectures embarquées : des décodeurs LDPC aux systèmes sur puce reconfigurables." Habilitation à diriger des recherches, Université de Cergy Pontoise, 2006. http://tel.archives-ouvertes.fr/tel-00524534.
Full textAbstract:
Les travaux de recherche dont la synthèse est présentée dans ce document portent sur deux aspects de la conception d'architectures numériques embarquées pour des applications de traitement de l'information. Le premier axe concerne l'étude et la conception de modèles architecturaux pour les décodeurs de canal utilisés dans les communications numériques. Les décodeurs étudiés sont basés sur les codes LDPC (Low Density Parity Check codes) qui, depuis quelques années, sont proposés comme codes correcteurs d'erreurs dans plusieurs normes de transmission. On s'intéresse en particulier à la norme DVB-S2 de radio-diffusion de programmes multimédia. Ces architectures de décodeurs mettent en oeuvre des algorithmes dont les réalisations matérielles reposent sur une adéquation fine entre le taux de parallélisme, l'ordonnancement des calculs et les quantités de ressources nécessaires. Une étude sur la réduction de complexité des algorithmes de décodage LDPC non binaires, préalable à la définition d'une architecture associée est également présentée. Le deuxième axe de recherche étend la problématique aux architectures très fortement intégrées, de type SoC (systèmes sur puces), et qui disposent de capacités de flexibilité, d'adaptabilité et de reconfiguration matérielle dynamique. La présence d'un système d'exploitation temps-réel embarqué devient alors nécessaire pour gérer de telles architectures et rend inadaptées les méthodes classiques de conception. Le deuxième axe des travaux porte sur de nouvelles méthodologies d'exploration et de conception d'architectures reconfigurable. Le cas de la modélisation des systèmes d'exploitation embarqués est abordé ainsi que le cas de la conception des applications et plates-formes pour la radio-logicielle.
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Nafkha, Amor. "A geometrical approach detector for solving the combinatorial optimisation problem : application in wireless communication systems." Lorient, 2006. http://www.theses.fr/2006LORIS067.
Full textAbstract:
Cette thèse s'intéresse à la résolution du problème classique de décodage d'un mélange linéaire entaché d'un bruit additif gaussien. A partir d'une observation bruitée: y = Hx+b, d'un vecteur d'entiers x mélangé linéairement par une matrice H connue, b étant un vecteur de bruit, on cherche le vecteur x minimisant la distance Euclidienne entre y et le vecteur Hx. Ce problème est réputé NP-complet. Il intervient dans un grand nombre de systèmes de télécommunications (MIMO, MC-CDMA, etc. ). Nous proposons dans cette thèse un algorithme de résolution quasi optimal de ce problème et bien adapté à une implémentation matérielle. Notre démarche s'appuie sur l'utilisation des méthodes classiques de recherche opérationnelle : trouver des points initiaux répartis sur l'espace des solutions possibles et potentiellement proches de la solution optimale (diversification) et effectuer une recherche locale au voisinage des ces points (intensification). Dans ce travail, la diversification est basée sur une approche géométrique utilisant les axes dominants de concentration du bruit. Les performances en terme de taux d'erreur par bit de la méthode proposée sont proches de l'optimum tout en gardant une complexité constante et un degré de parallélisme important. Nous avons étendu cette méthode à la constellation MAQ-16 d'une part, et à la génération d'une décision souple d'autre part. Nous avons étudié l'algorithme proposé du point de vue implémentation matérielle. L'algorithme proposé présente d'une part une nouvelle alternative pour le décodage quasi optimal du mélange bruité et d'autre part un important degré de parallélisme permettant une implémentation efficaceThe demand for mobile communication systems with high data rates and improved link quality for a variety of applications has dramatically increased in recent years. New concepts and methods are necessary in order to cover this huge demand, which counteract or take advantage of the impairments of the mobile communication channel and optimally exploit the limited resources such as bandwidth and power. The problem of finding the least-squares solution to a system of linear equations where the unknown vector is comprised of integers, but the matrix coefficients and given vector are comprised of real numbers, arise in many applications: communications, cryptography, MC-CDMA, MIMO, to name a few. The Maximum Likelihood (ML) decoding is equivalent to finding the closest lattice point in an n-dimensional real space. In general, this problem is known to be non deterministic NP hard. In this thesis, a polynomial-time approximation method called Geometrical Intersection and Selection Detector (GISD) is applied to the MLD problem. Moreover, the proposed approach is based on two complementary "real time" operational research methods: intensification and diversification. Our approach has three important characteristics that make it very attractive for for VLSI implementation. First, It will be shown that the performance of GISD receiver is superior as compared to other sub-optimal detection methods and it provides a good approximation to the optimal detector. Second, the inherent parallel structure of the proposed method leads to a very suitable hardware implementation. Finaly, The GISD allows a near optimal performance with constant polynomial-time, O(n3), computational complexity (unlike the sphere decoding that has exponential-time complexity for low SNR). The proposed Detector can be efficiently employed in most wireless communications systems: MIMO, MC-CDMA, MIMO-CDMA etc. .
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Lartigaud, David-Olivier. "Décoder le software art." Thesis, Paris 1, 2013. http://www.theses.fr/2013PA010707.
Full textAbstract:
Depuis la fin des années 90 s'est développé un ensemble de pratiques artistiques qui prennent le logiciel comme base critique de travail. Diverses expositions, manifestations, sites Internet et textes ont été consacrés à ces productions regroupées sous l'intitulé « Software Art ». L'un des principaux intérêts de ce « mouvement» artistique est de redonner une actualité à une problématique connue depuis les années 60, celle de la programmation informatique en art, corrélée à divers questionnements touchant à la culture numérique, à l'approche esthétique du code et au positionnement de ce type de production par rapport à l'histoire de l'art. À l'aide d'un parcours chronologique des événements, publications et œuvres liées au Software Art, cette thèse propose une étude analytique et critique afin de comprendre en quoi ce « mouvement» se singularise au sein d'un phénomène plus ample, observé depuis une décennie, lié au regain d'intérêt pour la programmation en art, notamment à travers l'utilisation d'un langage tel que Processing. Cette recherche n'a pas pour objectif de construire un appareil théorique utile au Software Art mais tente de comprendre ce qui s'est joué durant ses années de visibilité, de 2001 à 2006 environ, tant au niveau de la constitution d'un champ critique spécifique que de la mise en place de stratégies artistiques et institutionnelles afin d'assurer les conditions de sa diffusionThe years since the late 90s have se en the emergence of a range of artistic practices using software as a critical base material. A number of exhibitions, events, websites and writings have been dedicated to their productions, coming under the designation of "Software Art". One of the main interests of this artistic "movement" lies in its bringing up to date the issue of computer programming in art, one that has been acknowledged since the 60s and is correlated with various questionings addressing digital culture, the aesthetic approach to code and the position of such productions with regard to art history. From a chronological presentation of the events, publications and artworks in relation to Software Art, this thesis puts forward an analytical and critical study, with a view to explaining in what ways this "movement" singles itself out from a broader phenomenon - as has been witnessed for a decade - of renewed interest in computer programming in art, notably through the use of a programming language such as Processing. The intent of this investigation is not to build a theoretical apparatus of any use to Software Art, but rather to understand the stakes at hand at the time of its visibility - from 2001 to 2006 approximately -, both with respect to the establishment of a specific critical field and the implementation of artistic and institutional strategies in order to provide the conditions tor its diffusion
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Khalili, Ramin. "Des propriétés de transmission pour la couche IP." Paris 6, 2005. http://www.theses.fr/2005PA066516.
Full text
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Danjean, Ludovic. "Algorithmes itératifs à faible complexité pour le codage de canal et le compressed sensing." Phd thesis, Université de Cergy Pontoise, 2012. http://tel.archives-ouvertes.fr/tel-00797447.
Full textAbstract:
L'utilisation d'algorithmes itératifs est aujourd'hui largement répandue dans tous les domaines du traitement du signal et des communications numériques. Dans les systèmes de communications modernes, les algorithmes itératifs sont utilisés dans le décodage des codes ''low-density parity-check'' (LDPC), qui sont une classe de codes correcteurs d'erreurs utilisés pour leurs performances exceptionnelles en terme de taux d'erreur. Dans un domaine plus récent qu'est le ''compressed sensing'', les algorithmes itératifs sont utilisés comme méthode de reconstruction afin de recouvrer un signal ''sparse'' à partir d'un ensemble d'équations linéaires, appelées observations. Cette thèse traite principalement du développement d'algorithmes itératifs à faible complexité pour les deux domaines mentionnés précédemment, à savoir le design d'algorithmes de décodage à faible complexité pour les codes LDPC, et le développement et l'analyse d'un algorithme de reconstruction à faible complexité, appelé ''Interval-Passing Algorithm (IPA)'', dans le cadre du ''compressed sensing''.Dans la première partie de cette thèse, nous traitons le cas des algorithmes de décodage des codes LDPC. Il est maintenu bien connu que les codes LDPC présentent un phénomène dit de ''plancher d'erreur'' en raison des échecs de décodage des algorithmes de décodage traditionnels du types propagation de croyances, et ce en dépit de leurs excellentes performances de décodage. Récemment, une nouvelle classe de décodeurs à faible complexité, appelés ''finite alphabet iterative decoders (FAIDs)'' ayant de meilleures performances dans la zone de plancher d'erreur, a été proposée. Dans ce manuscrit nous nous concentrons sur le problème de la sélection de bons décodeurs FAID pour le cas de codes LDPC ayant un poids colonne de 3 et le cas du canal binaire symétrique. Les méthodes traditionnelles pour la sélection des décodeurs s'appuient sur des techniques asymptotiques telles que l'évolution de densité, mais qui ne garantit en rien de bonnes performances sur un code de longueurs finies surtout dans la région de plancher d'erreur. C'est pourquoi nous proposons ici une méthode de sélection qui se base sur la connaissance des topologies néfastes au décodage pouvant être présente dans un code en utilisant le concept de ''trapping sets bruités''. Des résultats de simulation sur différents codes montrent que les décodeurs FAID sélectionnés grâce à cette méthode présentent de meilleures performance dans la zone de plancher d'erreur comparé au décodeur à propagation de croyances.Dans un second temps, nous traitons le sujet des algorithmes de reconstruction itératifs pour le compressed sensing. Des algorithmes itératifs ont été proposés pour ce domaine afin de réduire la complexité induite de la reconstruction par ''linear programming''. Dans cette thèse nous avons modifié et analysé un algorithme de reconstruction à faible complexité dénommé IPA utilisant les matrices creuses comme matrices de mesures. Parallèlement aux travaux réalisés dans la littérature dans la théorie du codage, nous analysons les échecs de reconstruction de l'IPA et établissons le lien entre les ''stopping sets'' de la représentation binaire des matrices de mesure creuses. Les performances de l'IPA en font un bon compromis entre la complexité de la reconstruction sous contrainte de minimisation de la norme $ell_1$ et le très simple algorithme dit de vérification.
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Amador, Erick. "Décodeurs LDPC à faible consommation énergétique." Phd thesis, Télécom ParisTech, 2011. http://pastel.archives-ouvertes.fr/pastel-00599316.
Full textAbstract:
Les techniques de décodage itératif pour les codes modernes dominent actuellement le choix pour la correction des erreurs dans un grand nombre d'applications. Les Turbo codes, présentés en 1993, ont déclenché une révolution dans le domaine du codage de canal parce que ils permettent de s'approcher de la limite de Shannon. Ensuite, les codes LDPC (low-density parity-check) ont été redécouverts. Ces codes sont actuellement omniprésents dans le contexte des communications mobiles sans fil, mais aussi dans d'autres domaines d'application. Dans cette thèse, l'accent est mis sur la conception de décodeurs VLSI à basse consommation destinés aux communications sans fil. Les dispositifs nomades sont généralement alimentés par des batteries et ils ont besoin d'une bonne efficacité énergétique et d'une haute performance, le tout dans une surface de silicium minimale. En outre, les décodeurs de canal sont généralement responsables d'une part importante de la consommation d'énergie dans la chaîne de traitement en bande de base d'un récepteur sans fil. Nous nous concentrons sur les décodeurs LDPC. Au niveau algorithmique nous étudions les compromis entre la performance, l'efficacité énergétique et la surface de silicium pour les différents algorithmes de décodage. Au niveau de l'architecture nous étudions le point essentiel des mémoires. Ce point est particulièrement important pour la consommation et la surface finale du décodeur. Enfin, au niveau du système, nous proposons des stratégies pour la gestion dynamique de la puissance pour les décodeurs Turbo et LDPC. Ces stratégies sont basées sur la prédiction et le contrôle dynamique du nombre d'itérations de décodage.
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Duclos-Cianci, Guillaume. "Décodeurs rapides pour codes topologiques quantiques." Mémoire, Université de Sherbrooke, 2010. http://savoirs.usherbrooke.ca/handle/11143/4868.
Full textAbstract:
L'encodage topologique de l'information quantique a attiré beaucoup d'attention, car c'est un modèle qui semble propice à résister aux erreurs locales. Tout d'abord, le modèle du calcul topologique est basé sur la statistique anyonique non-Abélienne universelle et sur son contrôle. Des anyons indésirables peuvent apparaître soudainement, en raison de fluctuations thermiques ou de processus virtuels. La présence de ces anyons peut corrompre l'information encodée, il est nécessaire de les éliminer: la correction consiste à fusionner les défauts tout en préservant la topologie du système. Ensuite, dans le cas des codes topologiques, on doit aussi protéger l'information encodée dans la topologie. En effet, dans ces systèmes, on n'a accès qu'à une fraction de l'information décrivant l'erreur. Elle est recueillie par des mesures et peut être interprétée en termes de particules. Ces défauts peuplent le code et doivent être annihilés adéquatement dans le but de préserver l'information encodée. Dans ce mémoire, nous proposons un algorithme efficace, appelé décodeur, pouvant être utilisé dans les deux contextes décrits ci-haut. Pour y parvenir, cet algorithme s'inspire de méthodes de renormalisation et de propagation de croyance. Il est exponentiellement plus rapide que les méthodes déjà existantes, étant de complexité [Caractères spéciaux omis] (l[indice supérieur 2] log l) en série et, si on parallélise, [Caractères spéciaux omis] (log l) en temps, contre [Caractères spéciaux omis] (l[indice supérieur]6) pour les autres décodeurs. Le temps étant le facteur limitant dans le problème du décodage, cette caractéristique est primordiale. De plus, il tolère une plus grande amplitude de bruit que les méthodes existantes; il possède un seuil de ~ 16.5% sur le canal dépolarisant surpassant le seuil déjà établi de ~ 15.5%. Finalement, il est plus versatile. En effet, en étant limité au code de Kitaev, on ne savait pas décoder les codes topologiques de manière générale (e.g. codes de couleur). Or, le décodeur proposé dans ce mémoire peut traiter la grande classe des codes topologiques stabiliseurs.
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Abassi, Oussama. "Étude des décodeurs LDPC non-binaires." Lorient, 2014. https://hal.science/tel-01176817.
Full text
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Léonardon, Mathieu. "Décodage de codes polaires sur des architectures programmables." Thesis, Bordeaux, 2018. http://www.theses.fr/2018BORD0399/document.
Full textAbstract:
Les codes polaires constituent une classe de codes correcteurs d’erreurs inventés récemment qui suscite l’intérêt des chercheurs et des industriels, comme en atteste leur sélection pour le codage des canaux de contrôle dans la prochaine génération de téléphonie mobile (5G). Un des enjeux des futurs réseaux mobiles est la virtualisation des traitements numériques du signal, et en particulier les algorithmes de codage et de décodage. Afin d’améliorer la flexibilité du réseau, ces algorithmes doivent être décrits de manière logicielle et être déployés sur des architectures programmables. Une telle infrastructure de réseau permet de mieux répartir l’effort de calcul sur l’ensemble des noeuds et d’améliorer la coopération entre cellules. Ces techniques ont pour but de réduire la consommation d’énergie, d’augmenter le débit et de diminuer la latence des communications. Les travaux présentés dans ce manuscrit portent sur l’implémentation logicielle des algorithmes de décodage de codes polaires et la conception d’architectures programmables spécialisées pour leur exécution.Une des caractéristiques principales d’une chaîne de communication mobile est l’instabilité du canal de communication. Afin de remédier à cette instabilité, des techniques de modulations et de codages adaptatifs sont utilisées dans les normes de communication.Ces techniques impliquent que les décodeurs supportent une vaste gamme de codes : ils doivent être génériques. La première contribution de ces travaux est l’implémentation logicielle de décodeurs génériques des algorithmes de décodage "à Liste" sur des processeurs à usage général. En plus d’être génériques, les décodeurs proposés sont également flexibles.Ils permettent en effet des compromis entre pouvoir de correction, débit et latence de décodage par la paramétrisation fine des algorithmes. En outre, les débits des décodeurs proposés atteignent les performances de l’état de l’art et, dans certains cas, les dépassent.La deuxième contribution de ces travaux est la proposition d’une nouvelle architecture programmable performante spécialisée dans le décodage de codes polaires. Elle fait partie de la famille des processeurs à jeu d’instructions dédiés à l’application. Un processeur de type RISC à faible consommation en constitue la base. Cette base est ensuite configurée,son jeu d’instructions est étendu et des unités matérielles dédiées lui sont ajoutées. Les simulations montrent que cette architecture atteint des débits et des latences proches des implémentations logicielles de l’état de l’art sur des processeurs à usage général. La consommation énergétique est réduite d’un ordre de grandeur. En effet, lorsque l’on considère le décodage par annulation successive d’un code polaire (1024,512), l’énergie nécessaire par bit décodé est de l’ordre de 10 nJ sur des processeurs à usage général contre 1 nJ sur les processeurs proposés.La troisième contribution de ces travaux est également une architecture de processeur à jeu d’instructions dédié à l’application. Elle se différencie de la précédente par l’utilisation d’une méthodologie de conception alternative. Au lieu d’être basée sur une architecture de type RISC, l’architecture du processeur proposé fait partie de la classe des architectures déclenchées par le transport. Elle est caractérisée par une plus grande modularité qui permet d’améliorer très significativement l’efficacité du processeur. Les débits mesurés sont alors supérieurs à ceux obtenus sur les processeurs à usage général. La consommation énergétique est réduite à environ 0.1 nJ par bit décodé pour un code polaire (1024,512) avec l’algorithme de décodage par annulation successive. Cela correspond à une réduction de deux ordres de grandeur en comparaison de la consommation mesurée sur des processeurs à usage généralPolar codes are a recently invented class of error-correcting codes that are of interest to both researchers and industry, as evidenced by their selection for the coding of control channels in the next generation of cellular mobile communications (5G). One of the challenges of future mobile networks is the virtualization of digital signal processing, including channel encoding and decoding algorithms. In order to improve network flexibility, these algorithms must be written in software and deployed on programmable architectures.Such a network infrastructure allow dynamic balancing of the computational effort across the network, as well as inter-cell cooperation. These techniques are designed to reduce energy consumption, increase through put and reduce communication latency. The work presented in this manuscript focuses on the software implementation of polar codes decoding algorithms and the design of programmable architectures specialized in their execution.One of the main characteristics of a mobile communication chain is that the state of communication channel changes over time. In order to address issue, adaptive modulationand coding techniques are used in communication standards. These techniques require the decoders to support a wide range of codes : they must be generic. The first contribution of this work is the software implementation of generic decoders for "List" polar decoding algorithms on general purpose processors. In addition to their genericity, the proposed decoders are also flexible. Trade-offs between correction power, throughput and decodinglatency are enabled by fine-tuning the algorithms. In addition, the throughputs of the proposed decoders achieve state-of-the-art performance and, in some cases, exceed it.The second contribution of this work is the proposal of a new high-performance programmable architecture specialized in polar code decoding. It is part of the family of Application Specific Instruction-set Processors (ASIP). The base architecture is a RISC processor. This base architecture is then configured, its instruction set is extended and dedicated hardware units are added. Simulations show that this architecture achieves through puts and latencies close to state-of-the-art software implementations on generalpurpose processors. Energy consumption is reduced by an order of magnitude. The energy required per decoded bit is about 10 nJ on general purpose processors compared to 1nJ on proposed processors when considering the Successive Cancellation (SC) decoding algorithm of a polar code (1024,512).The third contribution of this work is also the design of an ASIP architecture. It differs from the previous one by the use of an alternative design methodology. Instead of being based on a RISC architecture, the proposed processor architecture is part of the classof Transport Triggered Architectures (TTA). It is characterized by a greater modularity that allows to significantly improve the efficiency of the processor. The measured flowrates are then higher than those obtained on general purpose processors. The energy consumption is reduced to about 0.1 nJ per decoded bit for a polar code (1024,512) with the SC decoding algorithm. This corresponds to a reduction of two orders of magnitude compared to the consumption measured on general purpose processors
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Maurice, Denise. "Codes correcteurs quantiques pouvant se décoder itérativement." Thesis, Paris 6, 2014. http://www.theses.fr/2014PA066361/document.
Full textAbstract:
On sait depuis vingt ans maintenant qu'un ordinateur quantique permettrait de résoudre en temps polynomial plusieurs problèmes considérés comme difficiles dans le modèle classique de calcul, comme la factorisation ou le logarithme discret. Entre autres, un tel ordinateur mettrait à mal tous les systèmes de chiffrement à clé publique actuellement utilisés en pratique, mais sa réalisation se heurte, entre autres, aux phénomènes de décohérence qui viennent entacher l'état des qubits qui le constituent. Pour protéger ces qubits, on utilise des codes correcteurs quantiques, qui doivent non seulement être performants mais aussi munis d'un décodage très rapide, sous peine de voir s'accumuler les erreurs plus vite qu'on ne peut les corriger. Une solution très prometteuse est fournie par des équivalents quantiques des codes LDPC (Low Density Parity Check, à matrice de parité creuse). Ces codes classiques offrent beaucoup d'avantages : ils sont faciles à générer, rapides à décoder (grâce à un algorithme de décodage itératif) et performants. Mais leur version quantique se heurte (entre autres) à deux problèmes. On peut voir un code quantique comme une paire de codes classiques, dont les matrices de parité sont orthogonales entre elles. Le premier problème consiste alors à construire deux « bons » codes qui vérifient cette propriété. L'autre vient du décodage : chaque ligne de la matrice de parité d'un des codes fournit un mot de code de poids faible pour le second code. En réalité, dans un code quantique, les erreurs correspondantes sont bénignes et n'affectent pas le système, mais il est difficile d'en tenir compte avec l'algorithme de décodage itératif usuel. On étudie dans un premier temps une construction existante, basée sur un produit de deux codes classiques. Cette construction, qui possède de bonnes propriétés théoriques (dimension et distance minimale), s'est avérée décevante dans les performances pratiques, qui s'expliquent par la structure particulière du code produit. Nous proposons ensuite plusieurs variantes de cette construction, possédant potentiellement de bonnes propriétés de correction. Ensuite, on étudie des codes dits q-Aires~: ce type de construction, inspiré des codes classiques, consiste à agrandir un code LDPC existant en augmentant la taille de son alphabet. Cette construction, qui s'applique à n'importe quel code quantique 2-Régulier (c'est-À-Dire dont les matrices de parité possèdent exactement deux 1 par colonne), a donné de très bonnes performances dans le cas particulier du code torique. Ce code bien connu se décode usuellement très bien avec un algorithme spécifique, mais mal avec l'algorithme usuel de propagation de croyances. Enfin, un équivalent quantique des codes spatialement couplés est proposé. Cette idée vient également du monde classique, où elle améliore de façon spectaculaire les performances des codes LDPC : le décodage s'effectue en temps quasi-Linéaire et atteint, de manière prouvée, la capacité des canaux symétriques à entrées binaires. Si dans le cas quantique, la preuve éventuelle reste encore à faire, certaines constructions spatialement couplées ont abouti à d'excellentes performances, bien au-Delà de toutes les autres constructions de codes LDPC quantiques proposées jusqu'à présentQuantum information is a developping field of study with various applications (in cryptography, fast computing, ...). Its basic element, the qubit, is volatile : any measurement changes its value. This also applies to unvolontary measurements due to an imperfect insulation (as seen in any practical setting). Unless we can detect and correct these modifications, any quantum computation is bound to fail. These unwanted modifications remind us of errors that can happen in the transmission of a (classical) message. These errors can be accounted for with an error-Correcting code. For quantum errors, we need to set quantum error-Correcting codes. In order to prevent the clotting of errors that cannot be compensated, these quantum error-Correcting codes need to be both efficient and fast. Among classical error-Correcting codes, Low Density Parity Check (LDPC) codes provide many perks: They are easy to create, fast to decode (with an iterative decoding algorithme, known as belief propagation) and close to optimal. Their quantum equivalents should then be good candidates, even if they present two major drawbacks (among other less important ones). A quantum error correction code can be seen as a combination of two classical codes, with orthogonal parity-Check matrices. The first issue is the building of two efficient codes with this property. The other is in the decoding: each row of the parity-Check matrix from one code gives a low-Weight codeword of the other code. In fact, with quantum codes, corresponding errors do no affect the system, but are difficult to account for with the usual iterative decoding algorithm. In the first place, this thesis studies an existing construction, based on the product of two classical codes. This construction has good theoritical properties (dimension and minimal distance), but has shown disappointing practical results, which are explained by the resulting code's structure. Several variations, which could have good theoritical properties are also analyzed but produce no usable results at this time. We then move to the study of q-Ary codes. This construction, derived from classical codes, is the enlargement of an existing LDPC code through the augmentation of its alphabet. It applies to any 2-Regular quantum code (meaning with parity-Check matrices that have exactly two ones per column) and gives good performance with the well-Known toric code, which can be easily decoded with its own specific algorithm (but not that easily with the usual belief-Propagation algorithm). Finally this thesis explores a quantum equivalent of spatially coupled codes, an idea also derived from the classical field, where it greatly enhances the performance of LDPC codes. A result which has been proven. If, in its quantum form, a proof is still not derived, some spatially-Coupled constructions have lead to excellent performance, well beyond other recent constuctions
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Zahabi, Mohammad Reza. "Analog approaches in digital receivers." Limoges, 2008. https://aurore.unilim.fr/theses/nxfile/default/42bc3667-aba8-4a87-9fbc-b35358105335/blobholder:0/2008LIMO4009.pdf.
Full textAbstract:
Modern digital receivers need computationally demanding processes that leads to prohibitive complexity and power consumption. The idea of lending analog blocks for realization of digital algorithms can sometimes relaxes the complexity and high power consumption of digital receivers. The issue of analog approaches in digital receivers is studied in this dissertation by concentrating on two areas; analog decoding and front-end processing. For analog decoding, the realizations of some efficient decoders are presented along which our contribution in this area in conjunction with graph theory is proposed. In addition, analog realization of a fast Viterbi decoder is considered. It is shown that there is a very nice analog solution for realization of Add-Compare- Select that plays the central rule in Viterbi algorithm. In order to justify the proposed analog decoders, Cadence package is used. For front-end processing, a novel mixed-signal programmable filter is designed and investigated. The filter is suitable for high-rate communication systems. The proposed filter has analog input and analog sampled outputs. The filter is based on simple CMOS inverter and thus can be integrated efficiently with digital partsCette thèse propose d’utiliser des circuits analogiques pour réaliser des algorithmes numériques. Le but étant de diminuer la complexité et la puissance consommée et augmenter la vitesse. Deux applications gourmandes en temps de calcul ont été considérées dans cette thèse : le décodeur et le filtre RIF. On propose une structure analogique CMOS très efficace pour un décodeur Viterbi et pour un décodeur sur les graphes de Tanner. Les structures proposées ont été implantées et testées sous l’outil Cadence et démontre la validité de notre démarche. Quant au traitement de signal à l’entrée de décodeurs, un filtre RIF programmable utilisant la technologie CMOS a été étudié, conçu et implanté. La structure proposée est bien adapté aux systèmes de communications haut-débits. Le filtre possède une entrée analogique et une sortie échantillonnée, basée sur un simple inverseur CMOS et peut donc être intégré de manière efficace avec les parties numériques sur une seule puce
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Takam, tchendjou Ghislain. "Contrôle des performances et conciliation d’erreurs dans les décodeurs d’image." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT107/document.
Full textAbstract:
Cette thèse porte sur le développement et l’implémentation des algorithmes de détection et de correction des erreurs dans les images, en vue de contrôler la qualité des images produites en sortie des décodeurs numériques. Pour atteindre les objectifs visés dans cette étude, nous avons commencé par faire l’état de lieu de l’existant. L’examen critique des approches en usage a justifié la construction d’un ensemble de méthodes objectives d’évaluation de la qualité visuelle des images, basées sur des méthodes d’apprentissage automatique. Ces algorithmes prennent en entrées un ensemble de caractéristiques ou de métriques extraites des images. En fonction de ces caractéristiques, et de la disponibilité ou non d’une image de référence, deux sortes de mesures objectives ont été élaborées : la première basée sur des métriques avec référence, et la seconde basée sur des métriques sans référence ; toutes les deux à distorsions non spécifiques. En plus de ces méthodes d’évaluation objective, une méthode d’évaluation et d’amélioration de la qualité des images basée sur la détection et la correction des pixels défectueux dans les images a été mise en œuvre. Les applications ont contribué à affiner aussi bien les méthodes d’évaluation de la qualité visuelle des images que la construction des algorithmes objectifs de détection et de correction des pixels défectueux par rapport aux diverses méthodes actuellement en usage. Une implémentation sur cartes FPGA des techniques développées a été réalisée pour intégrer les modèles présentant les meilleures performances dans de la phase de simulationThis thesis deals with the development and implementation of error detection and correction algorithms in images, in order to control the quality of produced images at the output of digital decoders. To achieve the objectives of this work, we first study the state-of the-art of the existing approaches. Examination of classically used approaches justified the study of a set of objective methods for evaluating the visual quality of images, based on machine learning methods. These algorithms take as inputs a set of characteristics or metrics extracted from the images. Depending on the characteristics extracted from the images, and the availability or not of a reference image, two kinds of objective evaluation methods have been developed: the first based on full reference metrics, and the second based on no-reference metrics; both of them with non-specific distortions. In addition to these objective evaluation methods, a method of evaluating and improving the quality of the images based on the detection and correction of the defective pixels in the images has been implemented. The proposed results have contributed to refining visual image quality assessment methods as well as the construction of objective algorithms for detecting and correcting defective pixels compared to the various currently used methods. An implementation on an FPGA has been carried out to integrate the models with the best performances during the simulation phase
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Gorin, Jérôme. "Machine virtuelle universelle pour codage vidéo reconfigurable." Phd thesis, Institut National des Télécommunications, 2011. http://tel.archives-ouvertes.fr/tel-00997683.
Full textAbstract:
Cette thèse propose un nouveau paradigme de représentation d'applications pour les machines virtuelles, capable d'abstraire l'architecture des systèmes informatiques. Les machines virtuelles actuelles reposent sur un modèle unique de représentation d'application qui abstrait les instructions des machines et sur un modèle d'exécution qui traduit le fonctionnement de ces instructions vers les machines cibles. S'ils sont capables de rendre les applications portables sur une vaste gamme de systèmes, ces deux modèles ne permettent pas en revanche d'exprimer la concurrence sur les instructions. Or, celle-ci est indispensable pour optimiser le traitement des applications selon les ressources disponibles de la plate-forme cible. Nous avons tout d'abord développé une représentation " universelle " d'applications pour machine virtuelle fondée sur la modélisation par graphe flux de données. Une application est ainsi modélisée par un graphe orienté dont les sommets sont des unités de calcul (les acteurs) et dont les arcs représentent le flux de données passant au travers de ces sommets. Chaque unité de calcul peut être traitée indépendamment des autres sur des ressources distinctes. La concurrence sur les instructions dans l'application est alors explicite. Exploiter ce nouveau formalisme de description d'applications nécessite de modifier les règles de programmation. A cette fin, nous avons introduit et défini le concept de " Représentation Canonique et Minimale " d'acteur. Il se fonde à la fois sur le langage de programmation orienté acteur CAL et sur les modèles d'abstraction d'instructions des machines virtuelles existantes. Notre contribution majeure qui intègre les deux nouvelles représentations proposées, est le développement d'une " Machine Virtuelle Universelle " (MVU) dont la spécificité est de gérer les mécanismes d'adaptation, d'optimisation et d'ordonnancement à partir de l'infrastructure de compilation Low-Level Virtual Machine. La pertinence de cette MVU est démontrée dans le contexte normatif du codage vidéo reconfigurable (RVC). En effet, MPEG RVC fournit des applications de référence de décodeurs conformes à la norme MPEG-4 partie 2 Simple Profile sous la forme de graphe flux de données. L'une des applications de cette thèse est la modélisation par graphe flux de données d'un décodeur conforme à la norme MPEG-4 partie 10 Constrained Baseline Profile qui est deux fois plus complexe que les applications de référence MPEG RVC. Les résultats expérimentaux montrent un gain en performance en exécution de deux pour des plates-formes dotées de deux cœurs par rapport à une exécution mono-cœur. Les optimisations développées aboutissent à un gain de 25% sur ces performances pour des temps de compilation diminués de moitié. Les travaux effectués démontrent le caractère opérationnel et universel de cette norme dont le cadre d'utilisation dépasse le domaine vidéo pour s'appliquer à d'autres domaine de traitement du signal (3D, son, photo...)
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Liu, Haisheng. "Contributions à la maîtrise de la consommation dans des turbo-décodeurs." Télécom Bretagne, 2009. http://www.theses.fr/2009TELB0106.
Full textAbstract:
L'invention des turbocodes en 1991 a montré qu'il existait des codes correcteurs d'erreur ayant des performances proches de la limite théorique et utilisable en pratique. Très rapidement, les turbocodes ont été adoptés par de nombreuses applications de télécommunications (UMTS, CDMA2000, DVB-RCS, IEEE802. 16 par exemples). Ils favorisent l'augmentation des débits de transmission et l'amélioration de la qualité de service. La standardisation des turbocodes dans des applications mobiles pose toutefois de nouvelles contraintes de conception et la consommation devient une priorité parmi les critères d'optimisation. En effet, des études ont montré que dans un système mobile de communications numériques, le budget énergétique d'un turbo-décodeur peut atteindre jusqu'à 50% de la consommation globale du récepteur numérique. Pour répondre à cette nouvelle contrainte, nous nous proposons dans cette thèse de réexaminer les architectures de décodeur dédiées aux turbocodes convolutifs en vue de la réduction de la consommation. Dans une technologie CMOS, la consommation d'un circuit se décompose principalement en la consommation statiqu (proportionnelle à la surface de silicium utilisée) et la consommation dynamique (proportionnelle au taux de transition des portes logiques ou activité). Deux pistes s'offrent donc à nous pour réduire la consommation : réduire la surface et maîtriser l'activité. Depuis 1995, l'essentiel des recherches en architecture a été effectué sur la réduction de la surface du turbo-décodeur. Le domaine est donc déjà bien exploré. Notre première contribution a toutefois consisté à montrer que la taille de la mémoire des métriques de noeuds pouvait être réduite de 40 % en normalisant et en saturant les métriques de noeuds et ce, sans perte significative de performance. L'activité d'un turbo-décodeur concerne à la fois le calcul intensif au sein des décodeurs élémentaires, mais également la gestion des accès aux mémoires. Nous nous sommes attachés à apporter des solutions sur les deux aspects. Notre travail a abouti à la proposition d'une technique de décodage que nous avons appelé turbo-décodage différentiel. Cette technique constitue la contribution majeure de cette thèse. Son principe consiste à reconstruire un mot de code en réception puis à appliquer un processus de décodage sur la différence avec le mot reçu. Cette technique permet d'une part de réduire l'activité de l'algorithme de décodage Max-Log-MAP, et d'autre part, en acceptant une perte de performance, de limiter le nombre d'accès mémoires durant le processus itératif. Ces différentes investigations ont été mises en oeuvre au sein d'une architecture de turbo-décodage. Cette dernière étape a nécessité la conception, l'intégration et le prototypage sur circuit FPGA d'un turbo-décodeur pour la norme UMTS.
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Pignoly, Vincent. "Étude de codes LDPC pour applications spatiales optiques et conception des décodeurs associés." Thesis, Bordeaux, 2021. http://www.theses.fr/2021BORD0025.
Full textAbstract:
Les systèmes de communications numériques sont omniprésents dans notre quotidien. L'évolution des besoins implique la recherche et le développement de solutions innovantes pour les futurs systèmes de communications. Dans le cadre des communications numériques satellitaires, la plupart des satellites utilisent des liens par radiofréquences pour communiquer avec la Terre. Pour limiter l'utilisation de bande passante et augmenter les débits, les technologies de communications numériques via des liens optiques constituent une alternative intéressante. Ces technologies utilisent des lasers pour l'émission des données et des télescopes en réception. Cependant, l'énergie lumineuse est absorbée ou déviée par les particules présentes dans l'atmosphère terrestre. Ces perturbations sont à l'origine de nouvelles problématiques et de nouveaux schémas de codage doivent être mis au point pour y remédier.Les codes LDPC sont une famille de codes correcteurs d'erreurs. Leurs performances proches de la limite de Shannon en font des solutions très attractives pour les systèmes de communications numériques. Ils ont notamment été sélectionnés dans le standard Wifi et pour la 5G, permettant d'atteindre de très haut débits (plusieurs Gbit/s). Ils ont aussi été retenus par les standards CCSDS et DVB-S2 pour des applications spatiales.Cette thèse porte sur l'étude et l'implantation matérielle de schéma de codage appliqué à des communications numériques satellitaires via des liens optiques. La première contribution est l'étude d'un schéma de codage pour un lien optique descendant avec un décodage canal à entrées souples au sol. Dans le cadre de cette étude, une architecture matérielle permettant d'implanter le processus de décodage sur FPGA et capable d'atteindre un débit attendu de 10 Gbit/s a été développée. Une deuxième contribution porte sur le lien optique montant impliquant un décodeur canal à entrées dures embarqué dans un satellite. Les contraintes qui en découlent ont amené à repenser l'algorithme Gallager B étendu. Cela a permis la conception d'une nouvelle architecture permettant d'effectuer efficacement un décodage à entrées dures tout en respectant les contraintes spatiales au niveau de la complexité matérielle, de la dissipation thermique et du débit (10 Gbit/s)Digital communication systems are everywhere in our daily life. The evolution of needs implies the research and development of innovative solutions for future communication systems. Considering space digital communications, most satellites use radiofrequency links to communicate with the Earth. To minimize bandwith usage and increase throughputs, digital communication technologies based on optical links represent an interesting alternative. However, luminous energy is absorbed by particules that are present in the Earth's atmosphere. These perturbations implies new issues and new coding schemes must be developed to cope with them.LDPC codes are an error correction code family. Their performance near Shannon's limit makes them an attractive solution for digital communication systems. They have been selected in Wifi and 5G standards to achieve very high throughputs (several Gbps). They were also adopted in CSSDS and DVB-S2 standards for space applications.This thesis is about the study and the hardware implementation of coding schemes applied on optical links for space digital communication systems. The first contribution is the study of a coding scheme for an optical downlink with a soft input decoder on Earth. In this study, we developed a hardware architecture capable of implementing the decoding process on FPGA. The designed decoder reaches the expected throughput of 10 Gbps. A second contribution is about the optical uplink that implies hard input decoding in a satellite. Resulting constraints led us to rethink extended Gallager B algorithm. It made possible the develoment of a new architecture that manages the hard input decoding process efficiently while being compliant with space constraints, such as hardware complexity, heat dissipation and throughput (10 Gbps)
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Li, Erbao. "Décodeurs Haute Performance et Faible Complexité pour les codes LDPC Binaires et Non-Binaires." Phd thesis, Université de Cergy Pontoise, 2012. http://tel.archives-ouvertes.fr/tel-00806192.
Full textAbstract:
Cette thèse se consacre à l'étude de décodeurs itératifs, pour des codes correcteurd'erreurs binaires et non-binaires à faible densité (LDPC). Notre objectif est de modéliserdes décodeurs de complexité faibles et de faible latence tout en garantissantde bonne performances dans la région des très faibles taux d'erreur (error floor).Dans la première partie de cette thèse, nous étudions des décodeurs itératifssur des alphabets finis (Finite Alphabet iterative decoders, FAIDs) qui ont étérécemment proposés dans la littérature. En utilisant un grand nombre de décodeursFAIDs, nous proposons un nouvel algorithme de décodage qui améliore la capacité decorrections d'erreur des codes LDPC de degré dv = 3 sur canal binaire symétrique.La diversité des décodeurs permet de garantir une correction d'erreur minimale sousdécodage itératif, au-delà de la pseudo-distance des codes LDPC. Nous donnonsdans cette thèse un exemple detailé d'un ensemble de décodeur FAIDs, qui corrigetous les évènements d'erreur de poids inférieur ou égal à 7 avec un LDPC de petitetaille (N=155,K=64,Dmin=20). Cette approche permet de corriger des évènementsd'erreur que les décodeurs traditionnels (BP, min-sum) ne parviennent pas à corriger.Enfin, nous interprétons les décodeurs FAIDs comme des systèmes dynamiques etnous analysons les comportements de ces décodeurs sur des évènements d'erreur lesplus problématiques. En nous basant sur l'observation des trajectoires périodiquespour ces cas d'étude, nous proposons un algorithme qui combine la diversité dudécodage avec des sauts aléatoires dans l'espace d'état du décodeur itératif. Nousmontrons par simulations que cette technique permet de s'approcher des performancesd'un décodage optimal au sens du maximum de vraisemblance, et ce pourplusieurs codes.Dans la deuxième partie de cette thèse, nous proposons un nouvel algorithmede décodage à complexité réduite pour les codes LDPC non-binaires. Nous avonsappellé cet algorithme Trellis-Extended Min-Sum (T-EMS). En transformant le domainede message en un domaine appelée domaine delta, nous sommes capable dechoisir les déviations ligne par ligne par rapport à la configuration la plus fiable,tandis que les décodeurs habituels comme le décodeur EMS choisissent les déviationscolonne par colonne. Cette technique de sélection des déviations ligne parligne nous permet de réduire la complexité du décodage sans perte de performancepar rapport aux approches du type EMS. Nous proposons également d'ajouter une colonne supplémentaire à la représentation en treillis des messages, ce qui résoudle problème de latence des décodeurs existants. La colonne supplémentaire permetde calculer tous les messages extrinséque en parallèle, avec une implémentationmatérielle dédiée. Nous présentons dans ce manuscrit, aussi bien les architecturesmatérielles parallèle que les architectures matérielles série pour l'exécution de notrealgorithme T-EMS. L'analyse de la complexité montre que l'approche T-EMS estparticulièrement adapté pour les codes LDPC non-binaires sur des corps finis deGalois de petite et moyenne dimensions.
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Delomier, Yann. "Conception et prototypage de décodeurs de codes correcteurs d’erreurs à partir de modèles comportementaux." Thesis, Bordeaux, 2020. http://www.theses.fr/2020BORD0047.
Full textAbstract:
Les communications numériques sont omniprésentes dans les objets communicants de la vie courante . L'évolution des standards de communications, la diminution des délais de mise sur le marché et l’hétérogénéité des cadres applicatifs complexifient les défis à relever par les concepteurs de circuits numériques. Les technologies mobiles de cinquième génération (5G) sont une illustration des enjeux actuels. Dans ce contexte, le développement de circuits numériques pour l'implantation de décodeurs de codes correcteurs d'erreurs s’avère particulièrement difficile. La synthèse haut niveau (HLS) est une des méthodologies de conception qui permet le prototypage rapide d'architectures numériques. Cette méthodologie est basée sur l’utilisation de descriptions comportementales pour générer des architectures matérielles. Cependant, le développement de modèles comportementaux efficaces est primordial pour la génération d’architectures performantes. Les travaux présentés dans le cadre de cette thèse ont pour thème la définition de modèles comportementaux efficaces pour la génération d'architectures de décodeurs de codes correcteurs d'erreurs pour les codes LDPC et les codes polaires. Ces deux familles de codes correcteurs d’erreurs sont celles qui ont été adoptées dans le standard 5G. Les modèles comportementaux développés se doivent d’allier flexibilité, rapidité de prototypage et efficacité.Une première contribution significative des travaux de thèse est la proposition de deux modèles comportementaux permettant la génération d'architectures matérielles efficaces pour le décodage de codes LDPC. Ces modèles sont génériques et associés à une méthodologie flexible. Ils favorisent l’exploration de l'espace des solutions architecturales. Ainsi une multitude de compromis entre le débit, la latence et la complexité matérielle est obtenue. En outre, cette contribution constitue une avancée significative vis-à-vis de l'état de l'art concernant la génération automatique d'architectures de décodeurs LDPC. Enfin les performances atteintes par les architectures synthétisées sont similaires à celles d’architectures conçues manuellement à l’aide d’un flot de conception traditionnel. Une deuxième contribution des travaux de thèse est la proposition d’un premier modèle comportemental favorisant la génération d'architectures matérielles de décodeurs de codes polaires à l’aide d’un flot de synthèse de haut niveau. Ce modèle générique permet lui aussi une exploration efficace de l'espace des solutions architecturales. Il est à noter que les performances des décodeurs polaires synthétisés sont similaires à celles des architectures de décodage rapportés dans l’état de l’art. Une troisième contribution des travaux de thèse concerne le développement d'un modèle comportemental de décodeur de codes polaires implantant un algorithme "à Liste", à savoir l'algorithme de décodage par annulation successive à liste. Cet algorithme de décodage permet d’obtenir de meilleures performances de décodage au prix d’un surcoût calculatoire important. Ce surcoût se répercute sur la complexité matérielle de l’architecture de décodage. Il est à souligner que le modèle comportemental proposé est le premier modèle pour des décodeurs de codes polaires basés sur un algorithme "à Liste"Digital communications are ubiquitous in the communicating objects of everyday life. Evolving communication standards, shorter time-to-market, and heterogeneous applications make the design for digital circuit more challenging. Fifth generation (5G) mobile technologies are an illustration of the current and future challenges. In this context, the design of digital architectures for the implementation of error-correcting code decoders will often turn out to be especially difficult. High Level Synthesis (HLS) is one of the computer-aided design (CAO) methodologies that facilitates the fast prototyping of digital architectures. This methodology is based on behavioral descriptions to generate hardware architectures. However, the design of efficient behavioral models is essential for the generation of high-performance architectures. The results presented in this thesis focus on the definition of efficient behavioral models for the generation of error-correcting code decoder architectures dedicated tp LDPC codes and polar codes. These two families of error-correcting codes are the ones adopted in the 5G standard. The proposed behavioural models have to combine flexibility, fast prototyping and efficiency.A first significant contribution of the research thesis is the proposal of two behavioural models that enables the generation of efficient hardware architectures for the decoding of LDPC codes. These models are generic. They are associated with a flexible methodology. They make the space exploration of architectural solutions easier. Thus, a variety of trade-offs between throughput, latency and hardware complexity are obtained. Furthermore, this contribution represents a significant advance in the state of the art regarding the automatic generation of LDPC decoder architectures. Finally, the performances that are achieved by generated architectures are similar to that of handwritten architectures with an usual CAO methodology.A second contribution of this research thesis is the proposal of a first behavioural model dedicated to the generation of hardware architectures of polar code decoders with a high-level synthesis methodology. This generic model also enables an efficient exploration of the architectural solution space. It should be noted that the performance of synthesized polar decoders is similar to that of state-of-the-art polar decoding architectures.A third contribution of the research thesis concerns the definition of a polar decoder behavioural model that is based on a "list" algorithm, known as successive cancellation list decoding algorithm. This decoding algorithm enables to achieve higher decoding performance at the cost of a significant computational overhead. This additional cost can also be observed on the hardware complexity of the resulting decoding architecture. It should be emphasized that the proposed behavioural model is the first model for polar code decoders based on a "list" algorithm
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Ben, Hadj Fredj Abir. "Computations for the multiple access in wireless networks." Thesis, Université Paris-Saclay (ComUE), 2019. http://www.theses.fr/2019SACLT030.
Full textAbstract:
Les futures générations de réseaux sans fil posent beaucoup de défis pour la communauté de recherche. Notamment, ces réseaux doivent être en mesure de répondre, avec une certaine qualité de service, aux demandes d'un nombre important de personnes et d'objets connectés. Ce qui se traduit par des exigences assez importantes en termes de capacité. C'est dans ce cadre que les méthodes d'accès multiple non orthogonaux (NOMA) ont été introduit. Dans cette thèse, nous avons étudié et proposé une méthodes d'accès multiple basé sur la technique compute and forawrd et sur les réseaux de point (Lattice codes) tout en considérant différentes constructions de lattice. Nous avons également proposé des amélioration de l'algorithme de décodage de la méthode SCMA (Sparse code multiple access) basé sur les réseaux de points. Afin de simplifier les décodeurs multi-niveaux utilisés, nous avons proposé des expressions simplifiées de LLRs ainsi que des approximations. Finalement, nous avons étudié la construction D des lattices en utilisant les codes polaires. Cette thèse était en collaboration avec le centre de recherche de Huawei FranceFuture generations of wireless networks pose many challenges for the research community. In particular, these networks must be able to respond, with a certain quality of service, to the demands of a large number of connected people and objects. This drives us into quite important requirements in terms of capacity. It is within this framework that non-orthogonal multiple access methods (NOMA) have been introduced. In this thesis, we have studied and proposed a multiple access method based on the compute and forward technique and on Lattice codes while considering different lattice constructions. We have also proposed improvements to the algorithm for decoding the Sparse code multiple access (SCMA) method based on Lattice codes. In order to simplify the multi-stage decoders used in here, we have proposed simplified expressions of LLRs as well as approximations. Finally, we studied the construction D of lattices using polar codes. This thesis was in collaboration with the research center of Huawei France
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Coullomb, Alexis. "Développement de substrats actifs et d'une méthode d'analyse de FRET quantitative pour décoder la mécanotransduction." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAY044/document.
Full textAbstract:
Les cellules vivantes sont capables de réagir aux signaux mécaniques tels que la rigidité de la surface sur laquelle elles adhèrent, les forces de tractions ou compressions auxquelles elles sont soumises, le flux de liquide à la surface de leur membrane ou encore la géométrie de leurs adhésions ou de leur forme globale. Ces signaux influent sur des processus cellulaires tels que la prolifération, la différenciation, la migration et la mort cellulaire. Ces processus sont finement régulés par des réactions biochimiques qui forment un réseau de signalisation. La mécanotransduction est la traduction du signal mécanique en signal biochimique.C’est dans le but d’étudier la mécanotransduction que nous avons étudié l’utilisation d’ultrasons pour stimuler mécaniquement les cellules à des fréquences temporelles et spatiales relativement élevées. De nombreux montages expérimentaux et de nombreuses voies ont été considérées dans cette partie très exploratoire. Nous en retenons finalement des pistes prometteuses pour la continuation future de ce projet.Nous avons développé ce que nous nommons des substrats actifs, qui nous permettent de contrôler à la fois spatialement et temporellement la stimulation mécanique appliquée à des cellules vivantes. Ces substrats actifs consistent en des micropiliers de fer incrustés dans un élastomère peu rigide (PDMS) et manipulés par deux électroaimants. Nous pouvons contrôler dynamiquement le déplacement des piliers qui vont déformer localement et de manière continue la surface. Cette déformation va ensuite déformer en traction ou en compression les cellules vivantes étalées sur la surface à proximité. En employant des marqueurs fluorescents nous pouvons réaliser de la Microscopie de Forces de Traction et surveiller la contrainte appliquée par les piliers aux cellules à travers la surface de PDMS, et nous pouvons étudier la réponse mécanique des cellules. De plus, ces substrats sont compatibles avec la microscopie de fluorescence en cellule vivante, ce qui rend possible l’observation de la réponse cellulaire au niveau morphologique (forme des adhésions focales, activité protrusive, …) et surtout biochimique.En effet, pour étudier la réponse biochimique des cellules après une stimulation mécanique, nous observons par microscopie de fluorescence des biosenseurs portant des paires de fluorophores donneur/accepteur. Ces biosenseurs nous permettent d’observer l’activité de protéines impliquées dans la signalisation cellulaire en calculant l’efficacité de Transfert d’Énergie Résonnant de Förster (FRET) de ces biosenseurs. Pour ce faire, les échantillons sont illuminés alternativement aux longueurs d’ondes d’excitation des fluorophores donneurs puis accepteurs. Le signal de fluorescence est collecté simultanément dans un canal d’émission du donneur et un canal d’émission de l’accepteur. Une grande partie de ma thèse a été consacrée à la mise au point d’une méthode quantitative pour analyser les images de fluorescence afin de mesurer une efficacité de FRET qui ne dépende pas de facteurs expérimentaux ni de la quantité de biosenseurs présents dans les cellules. Nous évaluons alors les différentes méthodes pour déterminer les facteurs de correction répandus corrigeant le débordement de spectre du donneur dans le canal accepteur et l’excitation directe de l’accepteur à la longueur d’onde d’excitation du donneur. Pour obtenir des mesures plus quantitatives, nous avons mis au point une nouvelles méthode pour déterminer 2 facteurs de correction supplémentaires. Nous comparons cette méthode à la seule préexistante et évaluons l’influence des paramètres de traitement des images sur les valeurs d’efficacité de FRET mesuréesLiving cells can react to mechanical signals such as the rigidity of the surface they adhere on, the traction or compression forces applied on them, the liquid flow at their membrane surface or the geometry of their adhesions or of their overall shape. Those signals influence cellular processes such as proliferation, differentiation, migration or cell death. Those processes are tightly regulated by biochemical reactions that constitute a signaling network. Mechanotransduction is the translation of the mechanical signal into the biochemical one.In order to study mechanotransduction, we have considered the use of ultrasounds to mechanically stimulate cells at relatively high temporal and spatial frequencies. Numerous setups and options have been considered in this very exploratory project. Finally, we will retain some promising leads for the continuation of this project.We have developed what we call active substrates that allows us to control both spatially and temporally the mechanical stimulation on living cells. Those active substrates consist of iron micropillars embedded in a soft elastomer and actuated by 2 electromagnets. We can control dynamically the displacement of the pillar that will deform locally and continuously the surface. This deformation will then deform in traction or in compression the living cells spread on the surface nearby. Thanks to fluorescent trackers we can perform Traction Force Microscopy and monitor the stress applied by the pillars to the cells through the PDMS surface, and we can look at the mechanical response of the cells. Moreover, those substrates are compatible with live cell fluorescence microscopy, which makes possible the observation of the cellular response at the morphological level (focal adhesions, protrusive activity, …) and most importantly at the biochemical level.Indeed, in order to study the cellular biochemical response after a mechanical stimulation, we use fluorescence microscopy to observe biosensors containing pairs of donor/acceptor fluorophores. Those biosensors allow us to monitor the activity of proteins implied in cellular signaling by computing the Förster Resonance Energy Transfer (FRET) efficiency of those biosensors. To do so, samples are alternatively excited at donor and acceptor excitation wavelengths. The fluorescence signal is then simultaneously measured in donor and acceptor emission channels. A substantial part of my thesis has been dedicated to the development of a quantitative method to analyze fluorescence images in order to measure FRET efficiencies that do not depend on experimental factors or biosensors concentration in cells. We assess different methods to compute standard correction factors that account for spectral bleed-through and direct excitation of acceptors at donor excitation wavelength. To obtain more quantitative measurements, we have developed a new method to compute 2 additional correction factors. We compare this method with the only one preexisting, and we assess the influence of image processing parameters on FRET efficiency values
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Larregue, Julien. "Décoder la génétique du crime : développement, structure et enjeux de la criminologie biosociale aux États-Unis." Thesis, Aix-Marseille, 2017. http://www.theses.fr/2017AIXM0134/document.
Full textAbstract:
Longtemps marginalisée en criminologie, l’étude des facteurs biologiques du crime a connu une véritable renaissance aux États-Unis depuis les années 2000 sous le nom de « criminologie biosociale ». Le développement de ce courant, qui remonte aux années 1960, doit beaucoup à l’émancipation progressive de la discipline criminologique vis-à-vis de la sociologie, ainsi qu’à l’accès croissant des chercheurs en sciences sociales aux méthodes et données de la génétique comportementale. Si ce mouvement n’est pas homogène, la criminologie biosociale est l’oeuvre principale de chercheurs qui occupent une position dominée au sein du champ criminologique et qui font de l’étude génétique du crime un outil de subversion de la domination sociologique. Le développement de la criminologie biosociale est loin de faire l’unanimité auprès des criminologues états-uniens. Plutôt que de tenter de normaliser les controverses en convaincant leurs adversaires de la pertinence de leurs recherches, les représentants les plus subversifs de la criminologie biosociale adoptent un ton polémique et une attitude combative et jouent sur leur hétérodoxie afin d’acquérir une plus grande visibilité au sein du champ. D’autres tentent de se faire plus discrets en évitant de prendre part aux controverses. Cette prudence est particulièrement visible dans le traitement de la question raciale, nombre de chercheurs préférant éviter de lier la criminologie biosociale à un thème de recherche aussi politiquement sensible. En revanche, la minorité subversive se sert de l’aspect controversé de la question raciale pour en faire un exemple de la censure qui serait pratiquée par les sociologues qui dominent le champWhile it has long been marginalized in criminology, the investigation of biological factors of crime has known a renaissance in the United States since the 2000s under the name of “biosocial criminology”. The development of this movement, that goes back to the 1960s, owes much to the progressive emancipation of the criminological discipline vis-à-vis sociology, as well as to social scientists’ growing access to the methods and data of behavior genetics. Although biosocial criminology is not homogeneous, it is primarily produced by academics that occupya dominated position within the criminological field and that use the genetics of crime as a tool for subverting the sociological domination. The development of biosocial criminology is far from having gained consensus among US criminologists. Rather than trying to normalize controversies by convincing their opponents of their works’ relevance, the most subversive leaders of biosocial criminology adopt a polemical stance and a combative posture and use their heterodoxy to acquire a greater visibility within the field. Others, on the other hand, seek to keep a low profile and avoid engaging in controversies. This carefulness is particularly visible regarding the treatment of the racial question, for numerous researchers avoid tying biosocial criminology up with a research theme as politically sensitive. However, the subversive minority uses the controversial aspect of the racial question as an example of the censorship that dominant sociologists supposedly impose within the field
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Hentati, Manel. "Reconfiguration dynamique partielle de décodeurs vidéo sur plateformes FPGA par une approche méthodologique RVC (Reconfigurable Video Coding)." Rennes, INSA, 2012. http://www.theses.fr/2012ISAR0027.
Full textAbstract:
Les travaux présentés dans cette thèse s'inscrivent dans le cadre de la conception et l'implémentation des décodeurs reconfigurables en utilisant la norme MPEG-RVC. Cette norme est développée par MPEG. Elle permet une grande flexibilité et la réutilisation des normes existantes dans un processus de reconfiguration des solutions de décodage. RVC fournit une nouvelle spécification basée sur une modélisation à flux de données nommée RVC-CAL. Dans ce travail, nous proposons une méthodologie de prototypage rapide permettant une implémentation efficace et optimisée des décodeurs reconfigurables RVC sur des cibles matérielles. Notre flot de conception est basé sur l'utilisation de la reconfiguration dynamique partielle (RDP) afin de valider les approches de reconfiguration permises par la norme MPEG-RVC. En exploitant la technique RDP, le module matériel peut être remplacé par un autre module qui a la même fonction ou le même algorithme mais une architecture différente. Ce concept permet au concepteur de configurer différents décodeurs selon les données d'entrées ou ses exigences (temps de latence, la vitesse, la consommation de la puissance). La RDP peut être aussi utilisée pour réaliser une implémentation hiérarchique des applications RVC. L'utilisation de la norme MPEG-RVC et la RDP permet d'améliorer le processus de développement ainsi que les performances du décodeur. Cependant, la RDP pose plusieurs problèmes tels que le placement des tâches et la fragmentation du FPGA. Ces problèmes ont une influence sur les performances de l'application. Pour remédier à ces problèmes, nous avons proposé une approche de placement hors ligne qui est basée sur l'utilisation d'une méthode d'optimisation, appelée la programmation linéaire. L'application de cette approche sur différentes combinaisons de données ainsi que la comparaison avec une autre méthode ont montré l'efficacité et les performances de l'approche proposéeThe main purpose of this PhD is to contribute to the design and the implementation of a reconfigurable decoder using MPEGRVC standard. The standard MPEG-RVC is developed by MPEG. Lt aims at providing a unified high-level specification of current and future MPEG video coding technologies by using dataflow model named RVC-CAL. This standard offers the means to overcome the lack of interpretability between many video codecs deployed in the market. Ln this work, we propose a rapid prototyping methodology to provide an efficient and optimized implementation of RVC decoders in target hardware. Our design flow is based on using the dynamic partial reconfiguration (DPR) to validate reconfiguration approaches allowed by the MPEG-RVC. By using DPR technique, hardware module can be replaced by another one which has the same function or the same algorithm but a different architecture. This concept allows to the designer to configure various decoders according to the data inputs or her requirements (latency, speed, power consumption,. . ). The use of the MPEG-RVC and the DPR improves the development process and the decoder performance. But, DPR poses several problems such as the placement of tasks and the fragmentation of the FPGA area. These problems have an influence on the application performance. Therefore, we need to define methods for placement of hardware tasks on the FPGA. Ln this work, we propose an off-line placement approach which is based on using linear programming strategy to find the optimal placement of hardware tasks and to minimize the resource utilization. Application of different data combinations and a comparison with sate-of-the art method show the high performance of the proposed approach
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Chen, Jinyuan. "Communication au sein d'un canal de broadcast avec feedback limité et retardé : limites fondamentales, nouveaux encodeurs et décodeurs." Thesis, Paris, ENST, 2013. http://www.theses.fr/2013ENST0035/document.
Full textAbstract:
Dans de nombreux scénarios de communication sans fil multiutilisateurs, une bonne rétroaction est un ingrédient essentiel qui facilite l'amélioration des performances. Bien qu'étant utile, une rétroaction parfaite reste difficile et fastidieuse à obtenir. En considérant ce défi comme point de départ, le principal objet de cette thèse s'applique à adresser la question simple et pourtant insaisissable et fondamentale suivante: "Quel niveau de qualité de la rétroaction doit-on rechercher, et à quel moment faut-il effectuer un envoi pour atteindre une certaine performance en degrés de liberté (DoF)". La présente étude réussit à décrire de manière concise les régions DoF dans un cadre très général, correspondant à un processus général de rétroaction qui, à tout moment, peut ou non fournir des informations sur l'état du canal au niveau de l'émetteur (CSIT) - d'une qualité arbitraire - pour toute réalisation passée, actuelle ou future du canal. Sous des hypothèses standard , et en supposant par ailleurs que l'on dispose d'un CSIT suffisamment bien retardé, l'effet de la qualité du CSIT offert à tout moment, pour presque tout type de canaux est étudié de manière précise. Ceci est réalisé dans le cadre MISO-BC à deux utilisateurs, puis est directement étendu aux cas des MIMO-BC et MIMO-IC. En outre différents aspects de communication avec rétroaction limitée sont considérés, ainsi que l'aspect CSI global au niveau des récepteurs, et l'aspect diversité. En plus de fournir des limites théoriques et des nouveaux encodeurs et décodeurs, l'étude s'applique à obtenir une meilleure comprehension sur plusieurs questions pratiques d'intérêt capital dans le domaineIn many multiuser wireless communications scenarios, good feedback is a crucial ingredient that facilitates improved performance. While being useful, perfect feedback is also hard and time-consuming to obtain. With this challenge as a starting point, the main work of thesis seeks to address the simple yet elusive and fundamental question of ``HOW MUCH QUALITY of feedback, AND WHEN, must one send to achieve a certain degrees-of-freedom (DoF) performance''. The work manages to concisely describe the DoF region in a very broad setting corresponding to a general feedback process that, at any point in time, may or may not provide channel state information at the transmitter (CSIT) - of some arbitrary quality - for any past, current or future channel (fading) realization. Under standard assumptions, and under the assumption of sufficiently good delayed CSIT, the work concisely captures the effect of the quality of CSIT offered at any time, about any channel. This was achieved for the two user MISO-BC, and was then immediately extended to the MIMO BC and MIMO IC settings. Further work also considers different aspects of communicating with limited feedback, such as the aspect of global CSI at receivers, and the aspect of diversity. In addition to the theoretical limits and novel encoders and decoders, the work applies towards gaining insights on many practical questions