Academic literature on the topic 'Filtre à réponse impulsionnelle finie [filtre RIF]'

Le filtre à réponse impulsionnelle finie (RIF) joue un rôle des plus importants dans le traitement numérique du signal et représente souvent la principale charge de calcul dans une application soit en logiciel soit en matériel. Cette thèse est divisée en deux parties. La première partie de la thèse traite le problème de la réduction de la complexité arithmétique du filtre RIF. Nous fournissons un ensemble d'algorithmes permettant de 'casser' le filtre habituel en plusieurs sous-filtres échantillonnés, de telle manière que le nombre d'opérations à effectuer se trouve réduit. La deuxième partie étudie non seulement l'implantation de ces sous-filtres mais plus généralement l'architecture des filtres RIF en vue de leur intégration VLSI. Nous présentons une approche unifiée pour tous les algorithmes rapides de filtrage RIF. Le théorème du reste chinois (TRC) constitue la base de l'approche. Tout d'abord nous formulons le filtrage RIF comme un produit polynomial. Ensuite l'application du TRC se fait en trois étapes : 1) interpolation ; 2) filtrage ; 3) reconstruction. L'approche se termine par recouvrement. Sous une présentation pseudocyclique, il est facile de démontrer quelques propriétés utiles des algorithmes. Les algorithmes classiques sont examinés dans ce cadre. Mais l'unification de ces algorithmes n'est pas notre seul objectif. Nous présentons aussi des nouvelles possibilités apportées par cette approche, qui permet d'établir en particulier tous les algorithmes intermédiaires entre traitements temporels et fréquentiels. Nous traitons les algorithmes de petite longueur en détail. Ces algorithmes permettent de réduire la complexité arithmétique en gardant comme brique de base des filtres RIF d'ordre plus petit. Ils sont donc ouverts à diverses implantations. Nous étudions ensuite l'aspect arithmétique du multiplieur-accumulateur d'une part, et de nouvelles architectures d'autre part. Une conception compacte et régulière de l'arbre de Wallace est proposée pour surmonter les difficultés qui empêchaient l'application de cette structure par ailleurs très efficace au niveau du temps de calcul. Nous présentons quelques nouveaux accumulateurs rapides. L'architecture du filtre RIF par l'arithmétique distribuée est analysée en détail. Nous présentons de nouvelles structures ayant les caractéristiques suivantes : sans ROM ; avec l'additionneur carry-save comme brique de base; avec accumulation rapide. En particulier, un nouveau codage est proposé pour profiter de la symétrie des coefficients afin de réduire la quantité de matériel et d'accélérer le calcul.

Les filtres integres a capacites commutees a reponse impulsionnelle finie sont etudies, avec l'accent sur une classe originale: les filtres multiphases bases sur la ligne a retard analogique a entrees multiples. Le calcul des coefficients, la classification des architectures possibles, les effets parasites, la realisation de prototypes integres monolithiques et leur test sont traites. L'etude demontre la faisabilite de tels filtres

Le présent travail de thèse porte sur l’étude, la conception et la démonstration d'émetteurs entièrement numériques, ciblant des standards de communication avancés pour les applications mobiles dans le cadre de l’Internet des Objets (IoT). Les innovations clés sont le modulateur Delta-Sigma (DSM) entrelacé et un amplificateur de puissance à réponse impulsionnelle finie (FIR-PA) basé sur une structure efficace à capacités commutées (SC). Le block FIR-PA utilise uniquement des inverseurs CMOS et des condensateurs dans une configuration SC, ce qui est entièrement compatible avec les nœuds technologiques CMOS avancés. Le prototype est implémenté dans une technologie 28nm FD-SOI CMOS avec 10 couches métalliques et un contrôle amélioré de la tension du substrat. L'émetteur RF numérique atteint un nombre de bits effectif de 13.5 dans la bande de signal utile et est compatible avec le standard LTE 900 MHz. Le circuit consomme 35 mW à une puissance de sortie maximale de 2.9 dBm et une alimentation de 1 V. Par rapport à l'état de l'art, à des niveaux de puissance de sortie similaires, le FIR-PA consomme 7 fois moins qu'un DAC 10-bit intégrant des modulateurs delta-sigma et 25% moins qu’un DAC résistif 12-bit. La surface active totale est de 0.047 mm2, soit 4 fois moins que le plus petit circuit publié précédemment. Par conséquent, ce travail se distingue par une faible consommation d'énergie grâce à la l’architecture 1-bit combinée au filtrage de bande et par la surface réduite obtenue par l’intégration efficace des cellules du FIR-PA. Il démontre la transition de l’émetteur analogique traditionnel à l’émetteur numérique intégré ciblant l'avenir des applications mobiles<br>The present PhD work covers the study, design and demonstration of all-digital transmitters targeting advanced communication standards for mobile applications in the frame of the Internet of Things (IoT). Key innovations are time-interleaved Delta-Sigma modulators (DSM) and a power and area-efficient switched-capacitor (SC) finite impulse response power amplifier (FIR-PA). The common FIR-PA block uses exclusively inverters and capacitors in a switched-capacitor configuration, thus being fully compatible with advanced CMOS technology nodes. The prototype is integrated in 28nm FD‐SOI CMOS technology with 10 metal layers and body biasing fine-tuning features. The proposed digital RF transmitter achieves 13.5 in‐band effective number of bits and is 900 MHz LTE‐compliant. The overall power consumption is 35 mW at 2.9 dBm peak output power and 1V supply. With respect to relevant state-of-the art, at similar output power levels, the FIR‐PA consumes 7 times less than a 10‐bit DSM‐based DAC and 25% less than a 12‐bit resistive DAC. The total active area is 0.047 mm2, at least 4 times lower than the smallest previously published work. Consequently, this work stands out for low power consumption thanks to the single-bit core solution combined with band filtering and low area achieved with a multi-layer FIR-PA cell structure. It demonstrates the transition from traditional analog to highly integrated digital-intensive transmitters targeting the future of mobile applications

Modern digital receivers need computationally demanding processes that leads to prohibitive complexity and power consumption. The idea of lending analog blocks for realization of digital algorithms can sometimes relaxes the complexity and high power consumption of digital receivers. The issue of analog approaches in digital receivers is studied in this dissertation by concentrating on two areas; analog decoding and front-end processing. For analog decoding, the realizations of some efficient decoders are presented along which our contribution in this area in conjunction with graph theory is proposed. In addition, analog realization of a fast Viterbi decoder is considered. It is shown that there is a very nice analog solution for realization of Add-Compare- Select that plays the central rule in Viterbi algorithm. In order to justify the proposed analog decoders, Cadence package is used. For front-end processing, a novel mixed-signal programmable filter is designed and investigated. The filter is suitable for high-rate communication systems. The proposed filter has analog input and analog sampled outputs. The filter is based on simple CMOS inverter and thus can be integrated efficiently with digital parts<br>Cette thèse propose d’utiliser des circuits analogiques pour réaliser des algorithmes numériques. Le but étant de diminuer la complexité et la puissance consommée et augmenter la vitesse. Deux applications gourmandes en temps de calcul ont été considérées dans cette thèse : le décodeur et le filtre RIF. On propose une structure analogique CMOS très efficace pour un décodeur Viterbi et pour un décodeur sur les graphes de Tanner. Les structures proposées ont été implantées et testées sous l’outil Cadence et démontre la validité de notre démarche. Quant au traitement de signal à l’entrée de décodeurs, un filtre RIF programmable utilisant la technologie CMOS a été étudié, conçu et implanté. La structure proposée est bien adapté aux systèmes de communications haut-débits. Le filtre possède une entrée analogique et une sortie échantillonnée, basée sur un simple inverseur CMOS et peut donc être intégré de manière efficace avec les parties numériques sur une seule puce

L'objectif principal de notre étude est de développer des algorithmes rapides pour une conception optimale et une implantation de très faible complexité des filtres numériques. Le critère d'optimisation choisi est celui de la minimisation de l'erreur quadratique moyenne. Ainsi, nous avons étudié et développé de nouveaux algorithmes de synthèse des filtres à réponse impulsionnelle finie (RIF) associés aux deux techniques de filtrage par blocs, overlap-save (OLS) et overlap-add (OLA). Ces deux techniques de filtrage RIF consistent à traiter le signal par blocs au moyen de la transformée de Fourier rapide (TFR) et permettent ainsi de réduire la complexité arithmétique des calculs de convolution. Les algorithmes que nous avons proposés sont basés sur le développement du modèle matriciel des structures OLS et OLA et sur l'utilisation des propriétés de l'algèbre linéaire, en particulier celles des matrices circulantes. Pour réduire davantage la complexité et la distorsion de filtrage, nous avons approfondi les bases mathématiques de la transformée en nombres de Fermat (FNT : Fermat Number Transform) qui est amenée à trouver des applications de plus en plus diverses en traitement du signal. Cette transformée, définie sur un corps de Galois d'ordre égal à un nombre de Fermat, est un cas particulier des transformées en nombres entiers (NTT : Number Theoretic Transform). Comparé à la TFR, la FNT permet un calcul sans erreur d'arrondi ainsi qu'une large réduction du nombre de multiplications nécessaires à la réalisation du produit de convolution. Pour mettre en évidence cette transformée, nous avons proposé et étudié une nouvelle conception des filtres blocs OLS et OLA mettant en oeuvre la FNT. Nous avons ensuite développé un algorithme de très faible complexité pour la synthèse du filtre optimal en utilisant les propriétés des matrices circulantes que nous avons développées dans le corps de Galois. Les résultats de l'implantation en virgule fixe du filtrage par blocs ont montré que l'utilisation de la FNT à la place de la TFR permettra de réduire la complexité et les erreurs de filtrage ainsi que le coût de synthèse du filtre optimal.