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Journal articles on the topic 'Formale Verifikation'

Author: Grafiati

Published: 4 June 2021

Last updated: 18 February 2022

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1

Grochowski, Marco, Hendrik Simon, Dimitri Bohlender, Stefan Kowalewski, Andreas Löcklin, Timo Müller, Nasser Jazdi, Andreas Zeller, and Michael Weyrich. "Formale Methoden für rekonfigurierbare cyber-physische Systeme in der Produktion." at - Automatisierungstechnik 68, no. 1 (January 28, 2020): 3–14. http://dx.doi.org/10.1515/auto-2019-0115.

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Abstract:

ZusammenfassungDurch zunehmende Agilität im Entwicklungsprozess, kürzere Lebenszyklen und sich ändernde Kunden- und Gesetzgeberanforderungen müssen Produktionssysteme wandlungsfähig sein. Aber jede Veränderung des Systemverhaltens muss anschließend auch erneut abgesichert werden. Zur Absicherung sicherheitskritischer Funktionen eignen sich formale Verifikationsmethoden. Allerdings ist hierzu ein hoher Modellierungsaufwand notwendig, was den Einsatz formaler Verifikationsmethoden in der Praxis hemmt. Zudem empfiehlt sich eine Überprüfung der zur formalen Verifikation eingesetzten Modelle. Zur Bewältigung der Herausforderungen für die Absicherung, die eine Rekonfiguration während des Betriebs nach sich zieht, werden in diesem Beitrag zwei vielversprechende und sich gegenseitig ergänzende Ansätze für die lebenszyklusübergreifende Absicherung von Produktionssystemen vorgestellt.

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2

Ladiges, Jan, Aljosha Köcher, Peer Clement, Henry Bloch, Thomas Holm, Paul Altmann, Alexander Fay, and Leon Urbas. "Entwurf, Modellierung und Verifikation von Serviceabhängigkeiten in Prozessmodulen." at - Automatisierungstechnik 66, no. 5 (May 25, 2018): 418–37. http://dx.doi.org/10.1515/auto-2017-0076.

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Abstract:

Zusammenfassung Dieser Beitrag beschreibt eine Methode für das Engineering von Abhängigkeiten zwischen Services, die ein Modul einer Produktionsanlage in der Prozessindustrie anbietet. Hierzu wird eine Serviceabhängigkeitsmatrix eingeführt, die beim Engineering eines Moduls genutzt werden kann, um die Abhängigkeiten zwischen Services festzulegen. Die Services werden jeweils als Petri-Netz beschrieben und durch die Abhängigkeiten in eine zusammenhängende Petri-Netz-Struktur überführt. Zur effizienten Darstellung der Services und ihrer Abhängigkeiten wird, basierend auf dem PNML-Kernmodell, ein neuer Petri-Netz-Typ eingeführt, die ServiceNets. Eine formale Analyse dieser Petri-Netze erlaubt die Verifikation u. a. hinsichtlich erreichbarer Zustände und Deadlock-Freiheit.

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3

Suriyati, Suriyati. "ILMU SEBAGAI METODE DAN PRODUK." Jurnal Al-Qalam: Jurnal Kajian Islam & Pendidikan 6, no. 1 (March 31, 2020): 161–70. http://dx.doi.org/10.47435/al-qalam.v6i1.131.

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Abstract:

Ilmu merupakan kumpulan pengetahuan sistematis yang merupakan produk dari aktivitas penelitian dengan metode ilmiah / sebagai sistem pengetahuan, ilmu mempunyai obyek material dan obyek formal. Obyek material sering disebut pokok soal (subject matter), sedangkan obyek material dinamakan titik perhatian (focus of interest) atau sikap pikiran (attitude of mind). Lebih lazim, obyek formal dinamakan sudut pandang. Sebagai sistem pengetahuan atau pengetahuan sistematis, ilmu memiliki ciri- ciri empiris, sistematis, obyektif, analitis, dan verifikatif. Ciri empiris mengandaikan pengamatan (observasi) atau percobaan (eksperimen). Ilmu berbeda dari pengetahuan karena ciri sistematis, dan berbeda dari filsafat karena ciri empirisnya. Ciri sistematis berarti bahwa kumpulan pengetahuan-pengetahuan itu memiliki hubungan-hubungan ketergantungan dan teratur. Ciri obyektif ilmu berarti bahwa pengetahuan ilmiah bebas dari rasangka perseorangan (personal bias) dan pamrih pribadi. ilmu arus berisi data yang menggambarkan secara tepat gejala-gejala. ilmu berciri analitis artinya ilmu melakukan pemilahan-pemilahan atas pokok soal ke dalam bagian-bagian untuk mengetahui sifat dan hubungan bagian-bagian tersebut. Ciri verifikatif ilmu berarti bahwa tujuan yang ingin dicapai ilmu ialah kebenaran ilmiah. Kebenaran ini dapat berupa kaidah-kaidah atau azas-azas yang universal.

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4

Senen, Syamsul Hadi, and Martina Widjaja. "PENGARUH KONDISI SOSIAL KERJA TERHADAP MOTIVASI KERJA KARYAWAN, KAJIAN PADA KANDATEL BANDUNG." Strategic : Jurnal Pendidikan Manajemen Bisnis 9, no. 2 (September 13, 2009): 41. http://dx.doi.org/10.17509/strategic.v9i2.1066.

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Abstract:

Globalisasi ekonomi telah berpengaruh pada perusahaan-perusahaan yang ada di seluruh dunia. Begitu pun di Indonesia, hal ini telah mempengaruhi perusahaan-perusahan besar yang telah berdiri, seperti PT. Telkom. Kini, PT. Telkom bukan lagi perusahaan yang memonopoli pasar telekomunikasi Indonesia, sehingga kompetisi menjadi ajang yang harus dijalankan oleh perusahaan mana pun. Masing-masing akan memperebutkan perhatian customer, yang paling kompetitif tentu saja yang akan menang dan tetap survive. Sebagai perusahaan yang bergerak dalam bisnis Infocom, maka PT. Telkom berupaya untuk menjamin bahwa pelanggan akan mendapatkan layanan terbaik berupa kemudahan, kualitas produk dan kualitas jaringan, dengan harga yang kompetitif. Pengelolaan masalah pelayanan terhadap pelanggan ini diwujudkan dengan keberadaan Kantor Daerah Pelayanan Telekomunikasi (KANDATEL). Permasalahan yang sedang dihadapi oleh KANDATEL Bandung, yaitu rendahnya motivasi para karyawan. Fenomena ini, jika tidak segera ditanggulangi tidak menutup kemungkinan akan menjadi penghambat bagi tercapainya tujuan perusahaan. Oleh karena itu perusahaan perlu mencari solusi yang tepat untuk dapat meningkatkan motivasi kerja karyawannya. Aspek-aspek yang dapat mempengaruhi motivasi kerja karyawan adalah kondisi sosial kerja. Kondisi sosial kerja terdiri dari organisasi formal, organisasi informal, pemimpin dan serikat pekerja.Berdasarkan permasalahan tersebut, maka diadakan penelitian. Yang menjadi objek penelitian adalah karyawan KANDATEL Bandung. Variabel bebas (X) dalam penelitian ini adalah kondisi sosial kerja yang terdiri dari sub variabel organisasi formal (X1.1), organisasi informal (X1.2), pemimpin (X1.3) dan serikat pekerja (X1.4), sedangkan untuk variabel terikat (Y) adalah motivasi kerja karyawan. Jenis penelitian ini menggunakan deskriptif verifikatif dan metode yang digunakan adalah survey dengan teknik simple random sampling dengan jumlah sampel sebesar 90 responden. Data yang digunakan adalah data primer dan sekunder, sedangkan teknik analisa data yang digunakan adalah teknik regresi ganda dengan menggunakan koefisien korelasi, koefisien determinasi, uji t dan uji F.Hasil penelitian menunjukkan bahwa pengaruh organisasi formal, organisasi informal, pemimpin dan serikat pekerja secara bersama-sama terhadap motivasi kerja karyawan adalah sebesar 54,1%.Berdasarkan kesimpulan di atas, pada umumnya karyawan telah dapat merasakan kondisi sosial kerja yang baik sehingga motivasi kerja yang dihasilkanpun tinggi.

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5

Joeliaty, Joeliaty. "MODAL INTELEKTUAL SEBAGAI SUMBER KEUNGGULAN BERSAING BERBASIS NILAI (CARBV) (STUDI PADA PROGRAM STUDI PERGURUAN TINGGI NEGERI DI BANDUNG JAWA BARAT)." Jurnal Muara Ilmu Ekonomi dan Bisnis 1, no. 1 (May 12, 2017): 26. http://dx.doi.org/10.24912/jmieb.v1i1.403.

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Abstract:

Salah satu lembaga pendidikan tinggi yang secara formal diserahi tugas dan tanggung jawab mempersiapkan mahasiswa sesuai dengan tujuan pendidikan nasional adalah Perguruan Tnggi Negeri. Program Studi adalah bentuk produk pendidikan yang ditawarkan di Perguruan Tinggi, karena itu program studilah yang menentukan mutu pendidikan. Kenyataannya mutu pendidikan program studi beragam. Karena itu setiap program studi harus berusaha mengelola programnya secara tepat guna mencapai keungulan bersaing.Tujuan dari penelitian ini adalah untuk menghasilkan suatu kajian tentang modal intelektual sebagai sumber keunggulan bersaing program studi sarjana Perguruan Tinggi Negeri di Bandung.Penelitian ini dilakukan dengan metode deskriptif dan verifikatif, melalui survey yang melibatkan 55 sampel .Data diperoleh dari hasil observasi,penyebaran kuesioner dan wawancara. Analisis pengolahan datanya menggunakan Partial Least Square (PLS) dengan software Visual PLS dan XLStat.Hasil penelitian menunjukkan bahwa pendayagunaan modal intelektual secara optimal tergantung dari sejauhmana program studi mampu mengelola modal relasinya.Aspek yang paling menentukan keunggulan bersaing adalah sumber daya manusia (human capital )yang memiliki keahlian,pengetahuan dan kemampuan untuk menjalankan tugas yang tidak sama (rare) dengan yang disediakan oleh pesaing. Hasil pengujian hipotesis menunjukkan bahwa modal intelektual berpengaruh signifikan terhadap keunggulan bersaing.Yang berarti bahwa modal intelektual dapat menjadi sumber keunggulan bersaing pada pogram studi. Kata kunci: Modal Intelektual, Keunggulan Bersaing dan Program Studi

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6

Schmid, Detlef, Klaus Schneider, Michaela Huhn, George Logothetis, and Viktor Sabelfeld. "Formale Verifikation eingebetteter Systeme." it - Information Technology 41, no. 2 (January 1999). http://dx.doi.org/10.1524/itit.1999.41.2.12.

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7

Ruf, Jürgen, and Thomas Kropf. "Formale Verifikation diskreter Echtzeitsysteme (Formal Verification of Discrete Real-Time Systems)." it - Information Technology 43, no. 1 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.1.39.

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Abstract:

Durch den Einzug von elektronischen Systemen in alle Bereiche unseres täglichen Lebens, unter anderem auch in sicherheitsrelevante Gebiete wie der Medizintechnik und der Verkehrsleittechnik, lastet immer mehr Verantwortung auf dem korrekten Entwurf dieser Komponenten. Da diese Systeme auch zunehmend in zeitkritischen Umgebungen eingesetzt werden, ist die Verifikation des zeitlichen Verhaltens immens wichtig. In diesem Artikel stellen wir einen Ansatz zur formalen Verifikation von Echtzeitsystemen vor, der es erlaubt, Systeme und Zeiteigenschaften komfortabel zu spezifizieren und der darüber hinaus effiziente Algorithmen zum automatischen Verifizieren bietet.

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8

Bormann, Jörg, and Christoph Spalinger. "Formale Verifikation für Nicht-Formalisten (Formal Verification for Non-Formalists)." it - Information Technology 43, no. 1 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.1.22.

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Abstract:

Der Eigenschaftsprüfer gateprop wird vorgestellt, der aktuelle Höhepunkt der mehr als 10-jährigen Entwicklung formaler Verifikationswerkzeuge in der Zentralabteilung Technik der Siemens AG. Er beweist Eigenschaften über die Funktionalität von Modulen von30 K 100 K Gattern und benötigt dafür meistens nur wenige Minuten. Anhand der erfolgreichen Anwendung während der Entwicklung von Telekommunikationsbausteinen und Prozessorperipherals wird der Ansatz erläutert, formale Verifikation zu einem von Designern beherrschbaren Handwerk zu machen und damit das enorme Potential für gründliche und schnelle Qualitätssicherung im Hardwareentwurf allgemein zur Verfügung zu stellen.

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9

Jansen, Peter. "Formale Verifikation von Spezifikations-Modellen (Formal Verification of Specification Models)." it - Information Technology 43, no. 1 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.1.35.

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Abstract:

Die Komplexität der in der Automobilindustrie eingesetzten Steuergerätesoftware nimmt stark zu. Es ist notwendig, den Entwicklungsprozess dieser Tatsache anzupassen. Ein Weg ist der Einsatz von CASE-Werkzeugen (z.B. Statemate von der Firma i-Logix) zur Erstellung von Spezifikationen für die Steuergerätesoftware. Um die Korrektheit dieser Spezifikationen nachzuweisen, ist eine von OFFIS entwickelte Verifikationsumgebung erhältlich. Die Erfahrungen mit dieser Verifikationsumgebung werden in diesem Beitrag dargestellt.

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Büttner, Wolfram. "Formale Spezifikation, Verifikation und Synthese zustandsendlicher Systeme." it - Information Technology 39, no. 3 (January 1997). http://dx.doi.org/10.1524/itit.1997.39.3.15.

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11

Fey, Görschwin, André Sülflow, Stefan Frehse, and Rolf Drechsler. "Automatische formale Verifikation der Fehlertoleranz von Schaltkreisen." it - Information Technology 52, no. 4 (January 2010). http://dx.doi.org/10.1524/itit.2010.0594.

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Kunz, Wolfgang, and Dominik Stoffel. "Äquivalenzvergleich mit strukturellen Methoden (Equivalence Checking using Structural Methods)." it - Information Technology 43, no. 1 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.1.08.

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Abstract:

Equivalence checking ist in der Industrie die zur Zeit am meisten eingesetzte formale Verifikationstechnik. Während viele konventionelle Verfahren der formalen Verifikation auf binären Entscheidungsdiagrammen und einer geeigneten funktionalen Repräsentation der Schaltung beruhen, kommen im Bereich des Equivalence Checkings vorwiegend sogenannte strukturelle Verfahren zum Einsatz. In diesem Artikel werden die grundlegenden Konzepte dieser Verfahren vorgestellt und gezeigt, wie strukturelle Eigenschaften einer Schaltung ausgenutzt werden können, um den Rechenaufwand bei der Lösung formaler Verifikationsprobleme drastisch zu reduzieren.

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Bienmüller, Tom, Werner Damm, Jochen Klose, and Hartmut Wittke. "Formale Analyse und Verifikation von Statemate-Entwürfen (Formal Analysis and Verification of Statemate Designs)." it - Information Technology 43, no. 1 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.1.29.

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Abstract:

Dieser Artikel gibt einen Überblick über die Statemate-Verifikationsumgebung und ihre Anwendung zur Verifikation von eingebetteten Steuerungssystemen. Ein Schwerpunkt liegt auf der Präsentation von neu eingeführten Analysetechniken sowie der Integration von Live Sequence Charts, einer Erweiterung von Message Sequence Charts.

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Klein, Gerwin. "Verified Java Bytecode Verification (Verified Java Bytecode Verification)." it - Information Technology 47, no. 2 (January 1, 2005). http://dx.doi.org/10.1524/itit.47.2.107.62257.

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Abstract:

ZusammenfassungDer Bytecode Verifier ist ein essenzieller Bestandteil der Sicherheitsarchitektur der Programmierplattform Java. Die vorliegende Dissertation stellt eine formale, ausführbare Spezifikation des Bytecode Verifiers vor sowie den Beweis, dass diese korrekt ist. Die Formalisierung, vollständig im Theorembeweiser Isabelle durchgeführt, besteht aus einem abstrakten Framework für Bytecode-Verifikation, das mit zunehmend ausdrucksstarken Typsystemen instanziiert wird. Diese decken sämtliche wichtigen Eigenschaften der Java-Plattform ab. Die Formalisierung liefert zwei ausführbare, verifizierte Bytecode Verifier: den Standard-Algorithmus, wie er auf normalen Desktop-Rechnern benutzt wird, und einen Lightweight Bytecode Verifier für eingebettete Systeme mit Ressourcenbeschränkungen wie z.B. Java SmartCards.

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Schäfer, Andreas. "Beschreibung und Verifikation räumlicher und zeitlicher Eigenschaften mobiler Systeme Specification and Verification of Spatio-Temporal Properties of Mobile Systems." it - Information Technology 50, no. 5 (January 1, 2008). http://dx.doi.org/10.1524/itit.2008.0503.

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Abstract:

ZusammenfassungDieser Aufsatz gibt einen Überblick über eine formale Methode zur Analyse mobiler Realzeitsysteme. Beispiele solcher Systeme sind Fahrzeugsteuerungen und mobile Roboter. Es wird eine spatio-temporale Logik entwickelt, mit der sowohl die Systeme modelliert als auch die gewünschten Eigenschaften beschrieben werden können. Für diese Logik werden die theoretischen Grundlagen wie Entscheidbarkeit und Axiomatisierbarkeit untersucht und daraus der Prototyp eines automatischen Verifikationswerkzeuges entwickelt. Die Anwendung wird anhand einer aus der Industrie stammenden Fallstudie demonstriert.

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Payer, Michael. "Industrial Experience with Formal Verification (Industrielle Erfahrungen mit Formaler Verifikation)." it - Information Technology 43, no. 1 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.1.16.

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Abstract:

In recent years, Formal Verification has become an increasingly popular method to verify the functional equivalence of different design views. Just recently, designers also start to speak about Model Checking, a methodology that allows to analyze functional properties of a design. In the past both, equivalence checking and property checking, have been carried out with functional simulation; with today′s designs of several 100K or even Mio. gates this is not feasible anymore. The main reasons are the unsatisfactory runtime and the low coverage of this approach. In this paper, I will report experiences with Formal Equivalence Verification in an industrial design environment.

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Große, Daniel, and Rolf Drechsler. "Ein Ansatz zur formalen Verifikation von Schaltungsbeschreibungen in SystemC (An Approach for Formal Verification of Circuits in SystemC)." it - Information Technology 45, no. 4 (January 1, 2003). http://dx.doi.org/10.1524/itit.45.4.219.22731.

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Abstract:

ZusammenfassungDer vorgestellte Ansatz ermöglicht es, für SystemC-Schaltkreisbeschreibungen, die über einer gegebenen Gatterbibliothek definiert sind, Eigenschaften zu beweisen (engl. property checking). Als Spezifikationssprache wird LTL (linear time temporal logic) verwendet. Für den Beweis einer LTL-Eigenschaft kann die Erfüllbarkeit einer Booleschen Funktion betrachtet werden, die aus der Eigenschaft und der Schaltkreisbeschreibung mittels symbolischer Methoden konstruiert wird. Im Gegensatz zu simulationsbasierten Ansätzen kann dabei Vollständigkeit gewährleistet werden. Anhand einer Fallstudie eines skalierbaren Arbiters wird die Effizienz des Beweisverfahrens untersucht.

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Drechsler, Rolf. "Äquivalenzvergleich digitaler Schaltungen im industriellen Umfeld (Equivalence Checking of Digital Circuits in an Industrial Environment)." it - Information Technology 43, no. 4 (January 1, 2001). http://dx.doi.org/10.1524/itit.2001.43.4.200.

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Abstract:

Durch den Äquivalenzvergleich auf der Basis formaler Methoden kann die Gleichheit digitaler Schaltungen bewiesen werden. Die Verfahren können auf Entwürfe mit mehreren Millionen Komponenten angewandt werden. Im Folgenden wird das bei Siemens CT, München, in den vergangenen Jahren entwickelte Werkzeug GateComp beschrieben und dessen Möglichkeiten und Limitierungen aufgezeigt. Es wird praxisnah besprochen, wie dem Anwender Zeit eingespart werden kann und man somit durch den Einsatz formaler Verifikation nicht nur die Qualität steigern, sondern auch die Kosten reduzieren kann.

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Suhayati, Ely. "PELAKSANAAN STANDAR PELAYANAN MINIMUM DALAM MENINGKATKAN KEPATUHAN FORMAL WAJIB PAJAK (Survey WP OP pada KPP PRATAMA MAJALAYA)." Jurnal Riset Akuntansi 4, no. 1 (December 27, 2017). http://dx.doi.org/10.34010/jra.v4i1.505.

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Abstract:

Standar pelayanan minimum adalah spesifikasi secara teknis atau patokansecara minimal yang dapat digunakan sebagai acuan/pedoman bagi penyelenggaraanpelayanan dan sumber daya manusia, dan sarana prasarana. Sedangkan kepatuhanformal adalah suatu keadaan dimana wajib pajak memenuhi kewajiban secara formalsesuai dengan perundang-undangan yang berlaku. Tujuan penelitian ini adalah untukmengetahui seberapa besar pengaruh penerapan standar pelayanan minimumterhadap tingkat kepatuhan formal pada KPP Pratama Majalaya. Metode yangdigunakan dalam penelitian ini adalah Metode deskriptif dan verifikatif. Untukmengetahui Pengaruh Standar pelayanan minimum terhadap tingkat kepatuhan formal.digunakan pengujian statistik menggunakan aplikasi SPSS 15.0 for Windows. Hasilpenelitian menunjukkan bahwa Standar pelayanan minimum pada KPP PratamaMajalaya Cukup baik, tingkat kepatuhan formal cukup baik serta Standar pelayananminimum berpengaruh terhadap kepatuhan formal Hal ini dapat terlihat dariperhitungan statistik yang diperoleh angka koefisien korelasi pearson yangmenunjukkan hubungan yang kuat dan positif yaitu dengan nilai koefisien korelasi0,634 serta diketahui H0 ada pada daerah penolakan berarti Ha diterima atau Standarpelayanan minimum mempunyai pengaruh yang signifikan dan positif terhadap Kepatuhan formal.

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Polian, Ilia. "Nichtstandardfehlermodelle für digitale Logikschaltkreise: Simulation, prüfgerechter Entwurf, industrielle Anwendungen (On Non-standard Fault Models for Logic Digital Circuits: Simulation, Design for Testability, Industrial Applications)." it - Information Technology 47, no. 3 (January 1, 2005). http://dx.doi.org/10.1524/itit.47.3.172.65613.

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Abstract:

ZusammenfassungKonventionelle Testverfahren für integrierte Schaltungen sind zunehmend nicht mehr in der Lage, akzeptable Produktqualität zu gewährleisten. Ein möglicher Ausweg ist der Einsatz von verbesserten Modellen für Fertigungsdefekte (Nichtstandardfehlermodelle). Der erste Teil der Dissertation beschäftigt sich deshalb mit der Modellierung von Brückenfehlern. Insbesondere die Berücksichtigung des Einflusses des Brückenwiderstandes spiegelt die Gegebenheiten moderner Nanoscale-Technologien wider. Obwohl ein Kontinuum von Defekten unter Berücksichtigung nichttrivialer elektrischer Zusammenhänge modelliert wird, sind effiziente diskrete Simulationsalgorithmen möglich. Die einfachsten der vorgestellten Modelle wurden für den industriellen Einsatz optimiert; die Integration der komplexeren resistiven Modelle in die Werkzeuge eines führenden Entwurfsautomatisierungssoftware-Herstellers wird derzeit durchgeführt. Der zweite Teil der Dissertation befasst sich mit Entwurfsmethoden, welche die Testbarkeit des Schaltkreises auf dynamische Defekte erhöhen. Ein Ansatz zur Festlegung mehrerer Prüfpfade und eine Selbsttestarchitektur werden vorgestellt. Zwei Anhänge beschreiben den Zusammenhang zwischen den Nichtstandardfehlermodellen und dem konventionellen stuck-at-Modell und ihren Einsatz in der formalen Verifikation.

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