Academic literature on the topic 'Jeu d'instruction'

This study’s aim was to identify characteristics with higher odds of distinguishing a group of pathological gamblers (PG) from (1) a group of gamblers without a gambling problem (NP) and 2) a sub-clinical group (SP). An additional aim was to investigate those characteristics as risk/protective factors along the continuum of problem-gambling severity. Sociodemographic (gender, age, marital status, and educational level), individual (psychopathological symptoms) and relational (family functioning, dyadic adjustment, and differentiation of self) variables were considered. The sample consisted of 331 participants: 162 NP, 117 SP and 52 PG. The main results indicate that the characteristics with higher odds of distinguishing among the groups were gender, educational level, age, differentiation of self, and psychopathological symptoms. The odds of being a PG were higher for men with a low educational level and less adaptive psycho-relational functioning. Conversely, the odds of being a NP were higher for women with a high educational level and more adaptive psycho-relational functioning. Gender and educational level stood out with respect to their relevance as risk/protective factors, and their role was found to be dynamic and interdependent with the severity of problem gambling and/or the investigated psycho-relational characteristics. The risk/protective value was more remarkable when gamblers already exhibited SP.L’objectif de cette étude était d'identifier les caractéristiques présentant une probabilité plus élevée de distinguer un groupe de joueurs pathologiques (PG) d'un groupe de joueurs sans problème de jeu (NP) et un groupe sous-clinique (SP). Un autre objectif consistait à étudier ces caractéristiques en tant que facteurs de risque / protection dans le continuum de la gravité du jeu problématique. Les variables sociodémographiques (sexe, âge, état matrimonial et niveau d'instruction), individuelles (symptômes psychopathologiques) et relationnelles (fonctionnement familial, ajustement dyadique et différenciation de self) ont été prises en considération. L'échantillon comprenait 331 participants: 162 NP, 117 SP et 52 PG. Les principaux résultats indiquent que les caractéristiques ayant une plus grande probabilité de distinction entre les groupes étaient le sexe, le niveau d'instruction, l'âge, la différenciation de self et les symptômes psychopathologiques. Les probabilités d'être un PG étaient plus élevées chez les hommes ayant un faible niveau d'instruction et moins adaptative au fonctionnement psycho-relationnel. À l'inverse, les probabilités d'être NP étaient plus élevées chez les femmes ayant un niveau d'instruction élevé et un fonctionnement psycho-relationnel plus adaptatif. Le sexe et le niveau de scolarité se distinguent par leur pertinence en tant que facteurs de risque / protection et leur rôle est jugé dynamique et interdépendant de la gravité du jeu problématique et / ou des caractéristiques psycho-relationnel étudiées. La valeur risque / protection était plus remarquable lorsque les joueurs présentaient déjà SP.

This study’s aim was to identify characteristics with higher odds of distinguishing a group of pathological gamblers (PG) from (1) a group of gamblers without a gambling problem (NP) and 2) a sub-clinical group (SP). An additional aim was to investigate those characteristics as risk/protective factors along the continuum of problem-gambling severity. Sociodemographic (gender, age, marital status, and educational level), individual (psychopathological symptoms) and relational (family functioning, dyadic adjustment, and differentiation of self) variables were considered. The sample consisted of 331 participants: 162 NP, 117 SP and 52 PG. The main results indicate that the characteristics with higher odds of distinguishing among the groups were gender, educational level, age, differentiation of self, and psychopathological symptoms. The odds of being a PG were higher for men with a low educational level and less adaptive psycho-relational functioning. Conversely, the odds of being a NP were higher for women with a high educational level and more adaptive psycho-relational functioning. Gender and educational level stood out with respect to their relevance as risk/protective factors, and their role was found to be dynamic and interdependent with the severity of problem gambling and/or the investigated psycho-relational characteristics. The risk/protective value was more remarkable when gamblers already exhibited SP.L’objectif de cette étude était d'identifier les caractéristiques présentant une probabilité plus élevée de distinguer un groupe de joueurs pathologiques (PG) d'un groupe de joueurs sans problème de jeu (NP) et un groupe sous-clinique (SP). Un autre objectif consistait à étudier ces caractéristiques en tant que facteurs de risque / protection dans le continuum de la gravité du jeu problématique. Les variables sociodémographiques (sexe, âge, état matrimonial et niveau d'instruction), individuelles (symptômes psychopathologiques) et relationnelles (fonctionnement familial, ajustement dyadique et différenciation de self) ont été prises en considération. L'échantillon comprenait 331 participants: 162 NP, 117 SP et 52 PG. Les principaux résultats indiquent que les caractéristiques ayant une plus grande probabilité de distinction entre les groupes étaient le sexe, le niveau d'instruction, l'âge, la différenciation de self et les symptômes psychopathologiques. Les probabilités d'être un PG étaient plus élevées chez les hommes ayant un faible niveau d'instruction et moins adaptative au fonctionnement psycho-relationnel. À l'inverse, les probabilités d'être NP étaient plus élevées chez les femmes ayant un niveau d'instruction élevé et un fonctionnement psycho-relationnel plus adaptatif. Le sexe et le niveau de scolarité se distinguent par leur pertinence en tant que facteurs de risque / protection et leur rôle est jugé dynamique et interdépendant de la gravité du jeu problématique et / ou des caractéristiques psycho-relationnel étudiées. La valeur risque / protection était plus remarquable lorsque les joueurs présentaient déjà SP.

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances

Les processeurs à jeux d'instructions spécifiques (ASIP) sont des processeurs spécialisés qui combinent la flexibilité d'un processeur programmable avec la performance d'un processeur dédié. L'une des approches de conception de tels processeurs consiste à spécialiser un cœur de processeur existant en y ajoutant des instructions spécialisées, mises en œuvre dans un module matériel fortement couplé au chemin de données du processeur. C'est l'extension de jeu d'instructions. La conception d'un ASIP nécessite des méthodologies et des outils logiciels appropriés garantissant une maîtrise des contraintes de conception et de la complexité grandissante des applications. Dans ce contexte, cette thèse vise à proposer une méthodologie de génération automatique d'extensions de jeux d'instructions. Celle-ci consiste à tout d'abord identifier l'ensemble des instructions candidates qui satisfont les contraintes architecturales et technologiques, afin de garantir leurs mises en œuvre. Ensuite, les instructions candidates qui minimisent le temps d'exécution séquentielle de l'application sont sélectionnées. Les ressources matérielles de l'extension, telles que les registres et les multiplexeurs, sont optimisées. Enfin, la dernière étape génère la description matérielle et le modèle de simulation de l'extension. Le code applicatif est adapté pour tenir compte des nouvelles instructions. Cette thèse propose des techniques basées sur la programmation par contraintes pour résoudre les problèmes difficiles (voir intraitables) que sont l'identification d'instructions, la sélection d'instructions et l'allocation de registres.

Les processeurs à jeux d'instructions spécifiques (ASIP) sont des processeurs spécialisés qui combinent la flexibilité d'un processeur programmable avec la performance d'un processeur dédié. L'une des approches de conception de tels processeurs consiste à spécialiser un cœur de processeur existant en y ajoutant des instructions spécialisées, mises en œuvre dans un module matériel fortement couplé au chemin de données du processeur. C'est l'extension de jeu d'instructions. La conception d'un ASIP nécessite des méthodologies et des outils logiciels appropriés garantissant une maîtrise des contraintes de conception et de la complexité grandissante des applications. Dans ce contexte, cette thèse vise à proposer une méthodologie de génération automatique d'extensions de jeux d'instructions. Celle-ci consiste à tout d'abord identifier l'ensemble des instructions candidates qui satisfont les contraintes architecturales et technologiques, afin de garantir leurs mises en œuvre. Ensuite, les instructions candidates qui minimisent le temps d'exécution séquentielle de l'application sont sélectionnées. Les ressources matérielles de l'extension, telles que les registres et les multiplexeurs, sont optimisées. Enfin, la dernière étape génère la description matérielle et le modèle de simulation de l'extension. Le code applicatif est adapté pour tenir compte des nouvelles instructions. Cette thèse propose des techniques basées sur la programmation par contraintes pour résoudre les problèmes difficiles (voir intraitables) que sont l'identification d'instructions, la sélection d'instructions et l'allocation de registres<br>ASIPs (/Application Specific Instruction set Processors/) are custom processors that offer a good trade-off between performance and flexibility. A common processor customization approach is to augment its standard instruction set with application-specific instructions that are implemented on specifically designed hardware extensions (reconfigurable cells). These extensions are often directly connected to the processor's data-path. The design of the ASIP processor must rely on dedicated methodologies and software tools that manage both the design constraints and the growing complexity of applications. In this context, the aims of this thesis were to propose a new methodology for the automatic generation of instruction-set extensions. In the first step of our proposed design flow, we generate the instruction candidates that satisfy some architectural and technological constraints. In the second step, we identify the set of standard and customized instructions that minimizes the sequential application's execution time. In the next step, optimized hardware extensions and the corresponding application program including new instructions are generated. During the hardware generation, the optimizations of the hardware resources such as registers and multiplexers are simultaneously carried out. In our proposed design flow we used the constraint-based approach to solve the computationally complex problems of instruction identification, instruction selection and register allocation

Les jeux d'instructions prédiquées sont le résultat de plus de dix années de recherche visant à augmenter les performances d'un processeur à partir d'une augmentation de la longueur des blocs de base. Les prédicats ont permis de supprimer certains branchements qui étaient difficiles à prévoir, et par là-même, ont exposé plus d'instructions à exécuter en parallèle, ce qui a eu pour effet d'augmenter le taux de parallélisme. En fait, si les prédicats sont attractifs du point de vue des concepteurs de compilateurs, il n'en n'est pas de même pour les micro-architectes qui doivent imaginer de nouvelles solutions car les instructions prédiquées cohabitent très mal avec les micro-architectures à exécution dans le désordre. Cette étude contribue d'une part à l'élaboration d'une micro-architecture à exécution dans le désordre pour les jeux d'instructions prédiquées, et d'autre part à l'élaboration d'une plate-forme de simulation très précise qui valide la micro-architecture proposée.

Compilation is a constantly evolving field, the participants of which are trying to take into account the improvement in CPU architectures. However, exploiting those new possibilities prove to be more and more difficult, as the complexity of CPU constantly increases, while the delay before each release of a new product range decreases. Present compilers are not yet able to take easily and efficiently advantage of the new possibilities offered. Indeed, most developpement languages have not yet implemented the fonctionnalities of the new instructions sets, which have proven to be able to significantly accelerate graphic applications or scientific computations. Those gaps in compiler technology prevent the programmers from easily optimizing their applications at minimal cost. During this thesis work, we studied optimization of multimedia applications on heterogeneous architectures from the point of view of compilation, in order to define a global framework for improvements. &gt;From there, we geared our research towards the definition and implementation of a minimalist code generator : the compilet. Once the contribution of our compilets validated, and our experiments completed, we brought our research further by stufying and implementing a software cache adapted to dynamic code generation. In the future, we propose to pursue in this study, while expanding it to all relevant architectures and automating its use<br>La compilation est un domaine en constant mouvement dont les acteurs cherchent à prendre en compte l'évolution permanente des architectures. Toutefois, il devient de plus en plus difficile d'exploiter les nouvelles ressources issues de cette évolution car la complexité des processeurs augmente et les temps de mise sur le marché de nouvelles gammes par les constructeurs se réduisent. Les compilateurs actuels ne sont pas encore en mesure d'exploiter facilement et efficacement toutes les possibilités offertes. En effet, la majeure partie des langages de programmation n'a toujours pas intégré les fonctionnalités des nouveaux jeux d'instructions, qui sont pourtant en mesure d'accélérer significativement les applications graphiques ou les calculs scientifiques. Ces lacunes des compilateurs ôtent aux développeurs du secteur des possibilités d'optimisation des applications à moindre coût. Au cours de ce travail de thèse, nous nous sommes intéressés à la problématique de l'optimisation des applications multimédia sur des architectures hétérogènes du point de vue de la compilation, afin de définir le cadre général des optimisations à apporter. De là, nous avons orienté notre recherche vers la définition et l'implémentation d'un générateur de code dynamique minimaliste, la compilette. Une fois la validation de l'apport de nos compilettes effectuée et nos expérimentations réalisées, nous avons pu approfondir cette recherche par l'étude et l'implémentation d'un cache logiciel adapté à la génération de code dynamique. A l'avenir, nous envisageons de poursuivre son étude, et de travailer à l'étendre sur toutes les architectures concernée, ainsi qu'à automatiser sa mise en place

La plupart des unités matérielles arithmétiques à virgule flottante (en anglais Floating-Point, FP) prennent en charge les formats et les opérations spécifiés dans le standard IEEE 754. Ces formats ont une longueur en bits fixe et sont définis sur 16, 32, 64 et 128 bits. Cependant, certaines applications, par exemple les solveurs de systèmes linéaires, ou encore la géométrie computationnelle, pourraient bénéficier de formats différents pour représenter les flottants sur différentes tailles, avec différents compromis entre les champs des exposant et mantisse. La classe des formats de précision variable (en anglais Variable Precision, VP) répond à ces exigences. L'objectif de cette recherche est de proposer un système de calcul VP capable d'augmenter la précision ou l'efficacité de calcul des problèmes en offrant une granularité plus fine des opérations FP. Ce travail propose un système de calcul FP à VP basé sur trois couches de calcul. La couche externe prend en charge les formats IEEE existants pour les variables d'entrée et de sortie. La couche interne utilise des registres de longueur variable pour les opérations de multiplication-addition à haute précision. Enfin, une couche intermédiaire prend en charge le chargement et le stockage des résultats intermédiaires dans la mémoire cache sans perte de précision, avec un format VP réglable dynamiquement. Le support des formats différents entre la représentation interne et le stockage en mémoire proche permets d'envisager des "grands vecteurs" en VP avec la possibilité d’avoir une haute précision de calcul dans la couche interne. L'unité à VP exploite le format FP UNUM de type I, en proposant des solutions pour remédier à certains de ses difficultés intrinsèques, telles que la latence variable de l'opération interne et l'empreinte mémoire variable des variables intermédiaires. Contrairement aux formats définis par IEEE 754, dans l'UNUM de type I, la taille d'un nombre est stockée dans la représentation elle-même. Ce travail propose une architecture de jeu d'instructions pour programmer le système de calcul VP qui suit la structure des couches de calcul susmentionnée. L'objectif de cette ISA est d'établir une séparation claire entre le format de la mémoire et celui à l'intérieur du coprocesseur. Avec cette ISA, le programmeur peut écrire des programmes VP de telle sorte que les instructions assembleur générées soient décorrélées de la taille et des formats des variables du programme. Cette décorrélation se fait en stockant les informations sur la taille, la précision et le format des variables du programme dans des registres d'état dédiés, à l'intérieur de l'unité VP. Ces registres d’état sont utilisés par une unité de chargement et de stockage (Load and Store Unit, LSU), étroitement couplée à l'unité de calcul VP, qui prend en charge la conversion des données entre les couches de calcul<br>Most of the Floating-Point (FP) hardware units support the formats and the operations specified in the IEEE 754 standard. These formats have fixed bit-length. They are defined on 16, 32, 64, and 128 bits. However, some applications, such as linear system solvers and computational geometry, benefit from different formats which can express FP numbers on different sizes and different tradeoffs among the exponent and the mantissa fields. The class of Variable Precision (VP) formats meets these requirements. This research proposes a VP FP computing system based on three computation layers. The external layer supports legacy IEEE formats for input and output variables. The internal layer uses variable-length internal registers for inner loop multiply-add. Finally, an intermediate layer supports loads and stores of intermediate results to cache memory without losing precision, with a dynamically adjustable VP format. The VP unit exploits the UNUM type I FP format and proposes solutions to address some of its pitfalls, such as the variable latency of the internal operation and the variable memory footprint of the intermediate variables. Unlike IEEE 754, in UNUM type I the size of a number is stored within its representation. The unit implements a fully pipelined architecture, and it supports up to 512 bits of precision, internally and in memory, for both interval and scalar computing. The user can configure the storage format and the internal computing precision at 8-bit and 64-bit granularity This system is integrated as a RISC-V coprocessor. The system has been prototyped on an FPGA (Field-Programmable Gate Array) platform and also synthesized for a 28nm FDSOI process technology. The respective working frequencies of FPGA and ASIC implementations are 50MHz and 600MHz. Synthesis results show that the estimated chip area is 1.5mm2, and the estimated power consumption is 95mW. The experiments emulated in an FPGA environment show that the latency and the computation accuracy of this system scale linearly with the memory format length set by the user. In cases where legacy IEEE-754 formats do not converge, this architecture can achieve up to 130 decimal digits of precision, increasing the chances of obtaining output data with an accuracy similar to that of the input data. This high accuracy opens the possibility to use direct methods, which are more sensitive to computational error, instead of iterative methods, which always converge. However, their latency is ten times higher than the direct ones. Compared to low precision FP formats, in iterative methods, the usage of high precision VP formats helps to drastically reduce the number of iterations required by the iterative algorithm to converge, reducing the application latency of up to 50%. Compared with the MPFR software library, the proposed unit achieves speedups between 3.5x and 18x, with comparable accuracy

Cette these developpe les differents aspects de la conception et de l'implantation d'un processeur risc 32 bits incluant une unite en virgule flottante. Notre etude porte sur les points suivants: la definition d'une methodologie de conception adaptee, l'implantation d'une architecture risc, et le developpement de generateurs standards-cell d'operateurs flottants. La conception d'un circuit integre vlsi debute traditionnellement par une etude de faisabilite et par la definition d'une methodologie de conception et d'implantation. Le choix de la methodologie est conditionne par la definition des specifications fonctionnelles du circuit et implique un choix parmi les outils de conception disponibles. Une attention toute particuliere est apportee a la gestion des donnees ainsi qu'au controle de la methodologie de conception pour atteindre le zero defaut. Les architectures risc ont prouve depuis une dizaine d'annees au travers de nombreuses implantations leur efficacite. Une phase delicate mais tres creative consiste a transformer les specifications fonctionnelles en une architecture donnee. L'obtention d'une unite operative et d'une unite de controle met en uvre differentes techniques d'implantation et de validation pour aboutir, dans notre cas au processeur f-risc d'une complexite de 210000 transistors. Les generateurs de blocs s'imposent comme etant une reponse plus que satisfaisante a la generation de structures regulieres comme les chemins de donnees. Les applications numeriques s'articulent autour de modules de base comme des unites entieres classiques mais egalement des unites specialisees en virgule flottante. Une approche standard-cell apporte la flexibilite a l'implantation efficace de tels blocs. Elle fournit egalement la portabilite necessaire a leur utilisation autour de differents environnements de conception