Dissertations / Theses on the topic 'Jeu d'instruction'

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances

Les processeurs à jeux d'instructions spécifiques (ASIP) sont des processeurs spécialisés qui combinent la flexibilité d'un processeur programmable avec la performance d'un processeur dédié. L'une des approches de conception de tels processeurs consiste à spécialiser un cœur de processeur existant en y ajoutant des instructions spécialisées, mises en œuvre dans un module matériel fortement couplé au chemin de données du processeur. C'est l'extension de jeu d'instructions. La conception d'un ASIP nécessite des méthodologies et des outils logiciels appropriés garantissant une maîtrise des contraintes de conception et de la complexité grandissante des applications. Dans ce contexte, cette thèse vise à proposer une méthodologie de génération automatique d'extensions de jeux d'instructions. Celle-ci consiste à tout d'abord identifier l'ensemble des instructions candidates qui satisfont les contraintes architecturales et technologiques, afin de garantir leurs mises en œuvre. Ensuite, les instructions candidates qui minimisent le temps d'exécution séquentielle de l'application sont sélectionnées. Les ressources matérielles de l'extension, telles que les registres et les multiplexeurs, sont optimisées. Enfin, la dernière étape génère la description matérielle et le modèle de simulation de l'extension. Le code applicatif est adapté pour tenir compte des nouvelles instructions. Cette thèse propose des techniques basées sur la programmation par contraintes pour résoudre les problèmes difficiles (voir intraitables) que sont l'identification d'instructions, la sélection d'instructions et l'allocation de registres.

Les processeurs à jeux d'instructions spécifiques (ASIP) sont des processeurs spécialisés qui combinent la flexibilité d'un processeur programmable avec la performance d'un processeur dédié. L'une des approches de conception de tels processeurs consiste à spécialiser un cœur de processeur existant en y ajoutant des instructions spécialisées, mises en œuvre dans un module matériel fortement couplé au chemin de données du processeur. C'est l'extension de jeu d'instructions. La conception d'un ASIP nécessite des méthodologies et des outils logiciels appropriés garantissant une maîtrise des contraintes de conception et de la complexité grandissante des applications. Dans ce contexte, cette thèse vise à proposer une méthodologie de génération automatique d'extensions de jeux d'instructions. Celle-ci consiste à tout d'abord identifier l'ensemble des instructions candidates qui satisfont les contraintes architecturales et technologiques, afin de garantir leurs mises en œuvre. Ensuite, les instructions candidates qui minimisent le temps d'exécution séquentielle de l'application sont sélectionnées. Les ressources matérielles de l'extension, telles que les registres et les multiplexeurs, sont optimisées. Enfin, la dernière étape génère la description matérielle et le modèle de simulation de l'extension. Le code applicatif est adapté pour tenir compte des nouvelles instructions. Cette thèse propose des techniques basées sur la programmation par contraintes pour résoudre les problèmes difficiles (voir intraitables) que sont l'identification d'instructions, la sélection d'instructions et l'allocation de registres<br>ASIPs (/Application Specific Instruction set Processors/) are custom processors that offer a good trade-off between performance and flexibility. A common processor customization approach is to augment its standard instruction set with application-specific instructions that are implemented on specifically designed hardware extensions (reconfigurable cells). These extensions are often directly connected to the processor's data-path. The design of the ASIP processor must rely on dedicated methodologies and software tools that manage both the design constraints and the growing complexity of applications. In this context, the aims of this thesis were to propose a new methodology for the automatic generation of instruction-set extensions. In the first step of our proposed design flow, we generate the instruction candidates that satisfy some architectural and technological constraints. In the second step, we identify the set of standard and customized instructions that minimizes the sequential application's execution time. In the next step, optimized hardware extensions and the corresponding application program including new instructions are generated. During the hardware generation, the optimizations of the hardware resources such as registers and multiplexers are simultaneously carried out. In our proposed design flow we used the constraint-based approach to solve the computationally complex problems of instruction identification, instruction selection and register allocation

Les jeux d'instructions prédiquées sont le résultat de plus de dix années de recherche visant à augmenter les performances d'un processeur à partir d'une augmentation de la longueur des blocs de base. Les prédicats ont permis de supprimer certains branchements qui étaient difficiles à prévoir, et par là-même, ont exposé plus d'instructions à exécuter en parallèle, ce qui a eu pour effet d'augmenter le taux de parallélisme. En fait, si les prédicats sont attractifs du point de vue des concepteurs de compilateurs, il n'en n'est pas de même pour les micro-architectes qui doivent imaginer de nouvelles solutions car les instructions prédiquées cohabitent très mal avec les micro-architectures à exécution dans le désordre. Cette étude contribue d'une part à l'élaboration d'une micro-architecture à exécution dans le désordre pour les jeux d'instructions prédiquées, et d'autre part à l'élaboration d'une plate-forme de simulation très précise qui valide la micro-architecture proposée.

Compilation is a constantly evolving field, the participants of which are trying to take into account the improvement in CPU architectures. However, exploiting those new possibilities prove to be more and more difficult, as the complexity of CPU constantly increases, while the delay before each release of a new product range decreases. Present compilers are not yet able to take easily and efficiently advantage of the new possibilities offered. Indeed, most developpement languages have not yet implemented the fonctionnalities of the new instructions sets, which have proven to be able to significantly accelerate graphic applications or scientific computations. Those gaps in compiler technology prevent the programmers from easily optimizing their applications at minimal cost. During this thesis work, we studied optimization of multimedia applications on heterogeneous architectures from the point of view of compilation, in order to define a global framework for improvements. &gt;From there, we geared our research towards the definition and implementation of a minimalist code generator : the compilet. Once the contribution of our compilets validated, and our experiments completed, we brought our research further by stufying and implementing a software cache adapted to dynamic code generation. In the future, we propose to pursue in this study, while expanding it to all relevant architectures and automating its use<br>La compilation est un domaine en constant mouvement dont les acteurs cherchent à prendre en compte l'évolution permanente des architectures. Toutefois, il devient de plus en plus difficile d'exploiter les nouvelles ressources issues de cette évolution car la complexité des processeurs augmente et les temps de mise sur le marché de nouvelles gammes par les constructeurs se réduisent. Les compilateurs actuels ne sont pas encore en mesure d'exploiter facilement et efficacement toutes les possibilités offertes. En effet, la majeure partie des langages de programmation n'a toujours pas intégré les fonctionnalités des nouveaux jeux d'instructions, qui sont pourtant en mesure d'accélérer significativement les applications graphiques ou les calculs scientifiques. Ces lacunes des compilateurs ôtent aux développeurs du secteur des possibilités d'optimisation des applications à moindre coût. Au cours de ce travail de thèse, nous nous sommes intéressés à la problématique de l'optimisation des applications multimédia sur des architectures hétérogènes du point de vue de la compilation, afin de définir le cadre général des optimisations à apporter. De là, nous avons orienté notre recherche vers la définition et l'implémentation d'un générateur de code dynamique minimaliste, la compilette. Une fois la validation de l'apport de nos compilettes effectuée et nos expérimentations réalisées, nous avons pu approfondir cette recherche par l'étude et l'implémentation d'un cache logiciel adapté à la génération de code dynamique. A l'avenir, nous envisageons de poursuivre son étude, et de travailer à l'étendre sur toutes les architectures concernée, ainsi qu'à automatiser sa mise en place

La plupart des unités matérielles arithmétiques à virgule flottante (en anglais Floating-Point, FP) prennent en charge les formats et les opérations spécifiés dans le standard IEEE 754. Ces formats ont une longueur en bits fixe et sont définis sur 16, 32, 64 et 128 bits. Cependant, certaines applications, par exemple les solveurs de systèmes linéaires, ou encore la géométrie computationnelle, pourraient bénéficier de formats différents pour représenter les flottants sur différentes tailles, avec différents compromis entre les champs des exposant et mantisse. La classe des formats de précision variable (en anglais Variable Precision, VP) répond à ces exigences. L'objectif de cette recherche est de proposer un système de calcul VP capable d'augmenter la précision ou l'efficacité de calcul des problèmes en offrant une granularité plus fine des opérations FP. Ce travail propose un système de calcul FP à VP basé sur trois couches de calcul. La couche externe prend en charge les formats IEEE existants pour les variables d'entrée et de sortie. La couche interne utilise des registres de longueur variable pour les opérations de multiplication-addition à haute précision. Enfin, une couche intermédiaire prend en charge le chargement et le stockage des résultats intermédiaires dans la mémoire cache sans perte de précision, avec un format VP réglable dynamiquement. Le support des formats différents entre la représentation interne et le stockage en mémoire proche permets d'envisager des "grands vecteurs" en VP avec la possibilité d’avoir une haute précision de calcul dans la couche interne. L'unité à VP exploite le format FP UNUM de type I, en proposant des solutions pour remédier à certains de ses difficultés intrinsèques, telles que la latence variable de l'opération interne et l'empreinte mémoire variable des variables intermédiaires. Contrairement aux formats définis par IEEE 754, dans l'UNUM de type I, la taille d'un nombre est stockée dans la représentation elle-même. Ce travail propose une architecture de jeu d'instructions pour programmer le système de calcul VP qui suit la structure des couches de calcul susmentionnée. L'objectif de cette ISA est d'établir une séparation claire entre le format de la mémoire et celui à l'intérieur du coprocesseur. Avec cette ISA, le programmeur peut écrire des programmes VP de telle sorte que les instructions assembleur générées soient décorrélées de la taille et des formats des variables du programme. Cette décorrélation se fait en stockant les informations sur la taille, la précision et le format des variables du programme dans des registres d'état dédiés, à l'intérieur de l'unité VP. Ces registres d’état sont utilisés par une unité de chargement et de stockage (Load and Store Unit, LSU), étroitement couplée à l'unité de calcul VP, qui prend en charge la conversion des données entre les couches de calcul<br>Most of the Floating-Point (FP) hardware units support the formats and the operations specified in the IEEE 754 standard. These formats have fixed bit-length. They are defined on 16, 32, 64, and 128 bits. However, some applications, such as linear system solvers and computational geometry, benefit from different formats which can express FP numbers on different sizes and different tradeoffs among the exponent and the mantissa fields. The class of Variable Precision (VP) formats meets these requirements. This research proposes a VP FP computing system based on three computation layers. The external layer supports legacy IEEE formats for input and output variables. The internal layer uses variable-length internal registers for inner loop multiply-add. Finally, an intermediate layer supports loads and stores of intermediate results to cache memory without losing precision, with a dynamically adjustable VP format. The VP unit exploits the UNUM type I FP format and proposes solutions to address some of its pitfalls, such as the variable latency of the internal operation and the variable memory footprint of the intermediate variables. Unlike IEEE 754, in UNUM type I the size of a number is stored within its representation. The unit implements a fully pipelined architecture, and it supports up to 512 bits of precision, internally and in memory, for both interval and scalar computing. The user can configure the storage format and the internal computing precision at 8-bit and 64-bit granularity This system is integrated as a RISC-V coprocessor. The system has been prototyped on an FPGA (Field-Programmable Gate Array) platform and also synthesized for a 28nm FDSOI process technology. The respective working frequencies of FPGA and ASIC implementations are 50MHz and 600MHz. Synthesis results show that the estimated chip area is 1.5mm2, and the estimated power consumption is 95mW. The experiments emulated in an FPGA environment show that the latency and the computation accuracy of this system scale linearly with the memory format length set by the user. In cases where legacy IEEE-754 formats do not converge, this architecture can achieve up to 130 decimal digits of precision, increasing the chances of obtaining output data with an accuracy similar to that of the input data. This high accuracy opens the possibility to use direct methods, which are more sensitive to computational error, instead of iterative methods, which always converge. However, their latency is ten times higher than the direct ones. Compared to low precision FP formats, in iterative methods, the usage of high precision VP formats helps to drastically reduce the number of iterations required by the iterative algorithm to converge, reducing the application latency of up to 50%. Compared with the MPFR software library, the proposed unit achieves speedups between 3.5x and 18x, with comparable accuracy

Cette these developpe les differents aspects de la conception et de l'implantation d'un processeur risc 32 bits incluant une unite en virgule flottante. Notre etude porte sur les points suivants: la definition d'une methodologie de conception adaptee, l'implantation d'une architecture risc, et le developpement de generateurs standards-cell d'operateurs flottants. La conception d'un circuit integre vlsi debute traditionnellement par une etude de faisabilite et par la definition d'une methodologie de conception et d'implantation. Le choix de la methodologie est conditionne par la definition des specifications fonctionnelles du circuit et implique un choix parmi les outils de conception disponibles. Une attention toute particuliere est apportee a la gestion des donnees ainsi qu'au controle de la methodologie de conception pour atteindre le zero defaut. Les architectures risc ont prouve depuis une dizaine d'annees au travers de nombreuses implantations leur efficacite. Une phase delicate mais tres creative consiste a transformer les specifications fonctionnelles en une architecture donnee. L'obtention d'une unite operative et d'une unite de controle met en uvre differentes techniques d'implantation et de validation pour aboutir, dans notre cas au processeur f-risc d'une complexite de 210000 transistors. Les generateurs de blocs s'imposent comme etant une reponse plus que satisfaisante a la generation de structures regulieres comme les chemins de donnees. Les applications numeriques s'articulent autour de modules de base comme des unites entieres classiques mais egalement des unites specialisees en virgule flottante. Une approche standard-cell apporte la flexibilite a l'implantation efficace de tels blocs. Elle fournit egalement la portabilite necessaire a leur utilisation autour de differents environnements de conception

Les travaux de cette thèse se concentrent sur la réduction de l'énergie consommée et l'amélioration des temps de réveil du microcontrôleur par des innovations au niveau de l'architecture, du circuit et de la gestion de l'énergie. Ces travaux proposent une architecture de microcontrôleur partitionnée entre un processeur de réveil programmable, appelé Wake Up Controller, s'occupant des tâches courantes du nœud de capteurs et un processeur principal gérant les tâches irrégulières. Le Wake Up Controller proposé dans ces travaux de thèse est un processeur RISC 16-bit dont le jeu d'instructions a été adapté pour gérer les tâches régulières du nœud, et n'exécute que du code sur interruptions. Il est implémenté en logique mixte asynchrone/synchrone. Un circuit a été fabriqué en technologie UTBB FDSOI 28nm intégrant le Wake-Up Controller. Le cœur atteint une performance de 11,9 MIPS pour 125μW de consommation moyenne en phase active et un réveil depuis le mode de veille en 55ns pour huit sources de réveil possibles. La consommation statique est d'environ 4μW pour le cœur logique asynchrone à 0,6V sans utilisation de gestion d'alimentation (power gating) et d'environ 500nW avec<br>This PhD work focuses on the reduction of energy consumption and wake up time reduction of a WSN node microcontroller through innovations at architectural, circuit and power management level. This work proposes a partitioned microcontroller architecture between a programmable wake up processor, named Wake Up Controller on which this work is focused, and a main processor. The first deals with the common tasks of a wireless sensor node while the second manages the irregular tasks. TheWake Up Controller proposed in this work is a 16-bit RISC processor whose instruction set has been adapted to handle regular tasks of a sensor node. It only executes code on interruptions. It is implemented in asynchronous / synchronous mixed logic to improve wake up time and energy. A circuit was fabricated in a 28nm UTBB FDSOI technology integrating the Wake Up Controller. The core reaches 11,9 MIPS for 125 μW average power consumption in active phase and wakes up from sleep mode in 55ns from eight possible interruption sources. The static power consumption is around 4μW for the asynchronous logic core at 0.6V without power gating and 500nW when gated

L'adoption de la simulation comme un outil de test et de validation est unanime surtout dans le domaine des systèmes embarqués, domaine dans lequel les applications sont souvent complexes et où les méthodes formelles trouvent vite leurs limites. Cette simulation se base sur le noyau principal du matériel à embarquer qui est le processeur. Les systèmes à simuler sont de plus en plus complexes. Il en découle que concevoir un simulateur requiert beaucoup de temps et est passible d'erreurs. Parallèlement, le délai alloué à cette conception est raccourci à cause des délais de mise à disposition sur le marché de plus en plus courts. Ainsi, depuis les années 1990, la recherche sur la génération automatique de simulateur s'est accrue. Il devient de plus en plus indispensable de décrire le système à simuler avec un langage de haut niveau et ensuite de générer le simulateur pour minimiser les erreurs. Ce langage de haut niveau est appelé langage de description d'architecture ou ADL (Architecture Description Language). Nous nous intéressons dans cette thèse aux langages de description d'architectures de processeurs pour développer notre générateur automatique de simulateurs fonctionnels. Un générateur associé à un ADL peut viser à produire automatiquement plusieurs outils en même temps : un simulateur ou émulateur, un compilateur-assembleur ou générateur de code, un désassembleur-débogueur. En vérité, c'est une bibliothèque qui est produite et les outils sont générés à partir de templates d'utilisation de fonctions de la bibliothèque. L'approche modulaire a été proposée pour faire évoluer efficacement la description d'un processeur. Cette approche, que nous avons adoptée, propose de découpler la description de la partie fonctionnelle du processeur de la description structurelle. Ainsi, non seulement il est possible de faire évoluer l'une ou l'autre partie indépendamment mais un langage différent peut être utilisé pour chaque partie. Alors, pour la partie structurelle, des langages HDL (Hardware Description Language) comme SystemC ou VHDL sont appropriés tandis que, pour la partie fonctionnelle, un ADL est nettement préférable. D'une part, vu la diversité des jeux d'instructions (encodage, taille des instructions, mode d'adressage), et des outils ciblés (compilateur-simulateur), il est difficile de trouver, parmi les ADLs existants, un langage capable de décrire toutes les familles de jeux d'instructions existants. Pourtant durant la phase de conception, il est très important d'avoir le maximum de choix d'implémentations possibles. Plus il y a de choix d'implémentations, plus l'architecture qui en découle est sûre d'être la meilleure possible. D'autre part, dans les systèmes critiques, le principe de dissymétrie impose au concepteur de composer avec au moins deux architectures processeur différentes, son système embarqué. Même si ces choix dépendent de plusieurs facteurs, ils sont aussi limités par la capacité de l'ADL à décrire les architectures visées. L'idéal est donc de posséder un ADL qui est capable de décrire toute architecture. Nous avons adopté le langage ADL " nML " de l'université de Aachen, qui a été source d'inspiration de plusieurs firmes et chercheurs dans ce domaine pour réaliser notre générateur de librairie de simulation fonctionnelle : GLISS. Nous l'avons étendu afin que, d'une part, le langage soit capable de décrire toutes les familles de jeu d'instructions existantes (RISC, VLIW, CISC) et, d'autre part, que la taille du code généré soit plus compacte et la vitesse de simulation plus grande. Ces trois facteurs (universalité, compacité du code généré et vitesse de simulation) sont importants pour l'intégration du générateur dans un environnement de simulation complet. Nous avons actuellement, généré cinq librairies de simulateurs fonctionnels pour le HCS12X de Freescale, l'ARM V5 (y compris l'extension Thumb), l'IBM PowerPC750, le Sharc d'Analog Devices et le Tricore d'Infineon). Cependant, la bibliothèque générée par GLISS peut être utilisée dans n'importe quel outil acceptant le code C<br>Instruction-set simulators (ISS) are more and more used in design space exploration and functional software testing. Furthermore, cycle-accurate simulators are often made of a functional coupled to a timing simulator. Research about ISS generators is not new but most often addresses only simple instruction sets (i. E. RISC). This paper describes techniques to ease the description of complex Instruction-Set Architectures and to increase simulation speed. They are integrated in a tool which generates libraries containing functions to disassemble (useful for testing), decode and simulate many different architectures like RISC, CISC, VLIW and is able to deal with variable-length instructions. We successfully generated and used ARM/thumb, HCS 12X, Tricore, Sharc, PPC simulators and experiments have been made on the x86 architecture

Cette thèse propose un nouveau langage de description d'architecture matérielle HARMLESS (Hardware ARchitecture Modeling Language for Embedded Software Simulation). C'est un ADL mixte ; il permet de décrire d'une manière concise les differentes parties d'un processeur : le jeu d'instructions et la structure interne (les composants matériels et le pipeline). L'originalité de HARMLESS est le découplage de la description du jeu d'instructions de la spécification de la micro-architecture (pipeline et concurrences d'accès aux différents composants matériels). L'une des conséquences est de permettre la génération des deux types de simulateurs indépendamment et simultanément : le simulateur de jeu d'instructions (ISS) permettant la vérification fonctionnelle du processeur et le simulateur précis au cycle près (CAS) fournissant des informations temporelles (en nombre de cycles) sur l'exécution de ce dernier. Une autre conséquence est une construction incrémentale de la description : 4 vues séparées permettent de décrire d'une part le jeu d'instructions (3 vues pour la syntaxe, le format binaire et la sémantique) et d'autre part la micro-architecture (une vue) du processeur. Ceci facilite la réutilisation du code sur une nouvelle architecture cible (les jeux d'instructions évoluent beaucoup moins vite que la structure interne d'un processeur). De nombreuses descriptions de processeur ont été réalisées pour prouver la validité des concepts<br>This thesis aims to propose a new hardware architecture description language HARMLESS (Hardware ARchitecture Modeling Language for Embedded Software Simulation). It is a mixed ADL; it allows to describe concisely the different parts of a processor : instruction set and internal structure (hardware components and pipeline). The originality of HARMLESS is the decoupling of the instruction set description from the micro-architecture description (pipeline and concurrency to access the different hardware devices). One consequence is to allow the generation of two types of simulators independently and simultaneously : the instruction set simulator (ISS) for the functional verification of processors and the cycle accurate simulator (CAS) providing temporal information (in cycles) on the performance of the latter. Another consequence is an incremental construction of description : 4 separate views to describe, one hand the instruction set (3 views for syntax, binary format and semantics) and other hand the processor microarchitecture (one view). This facilitates code reuse on a new target architecture (instruction set progresses much slower than the internal structure of a processor). Many processor descriptions were developed in order to prove the validity of the proposed concepts

Pour répondre aux besoins de plus en plus hétérogènes des applications (puissance et efficacité énergétique), nous nous intéressons dans cette thèse aux architectures émergentes de type multi-cœur asymétrique en fonctionnalités (FAMP). Ces architectures sont caractérisées par une mise en œuvre non-uniforme des extensions matérielles dans les cœurs (ex. unitée de calculs à virgule flottante (FPU)). Les avantages en surface sont apparents, mais qu'en est-il de l'impact au niveau logiciel, énergétique et performance?Pour répondre à ces questions, la thèse explore la nature de l'utilisation des extensions dans des applications de l'état de l'art et compare différentes méthodes existantes. Pour optimiser le placement de tâches et ainsi augmenter l'efficacité, la thèse propose une solution dynamique au niveau ordonnanceur, appelée ordonnanceur relaxé.Les extensions matérielles sont intéressantes car elles permettent des accélérations difficilement atteignables par la parallélisation sur un multi-cœur. Néanmoins, leurs utilisations par les applications sont faibles et leur coût en termes de surface et consommation énergétique sont importants.En se basant sur ces observations, les points suivants ont été développés:Nous présentons une étude approfondie sur l'utilisation de l'extension vectorielle et FPU dans des applications de l'état de l'artNous comparons plusieurs solutions de gestion des extensions à différent niveaux de granularité temporelle d'action pour comprendre les limites de ces solutions et ainsi définir à quel niveau il faut agir. Peu d'études traitent la question de la granularité d'action pour gérer les extensions.Nous proposons une solution pour estimer en ligne la dégradation de performance à exécuter une tâche sur un cœur sans extension. Afin de permettre la mise à l'échelle des multi-cœurs, le système d'exploitation doit avoir de la flexibilité dans le placement de tâches. Placer une tâche sur un cœur sans extension peut avoir d'importantes conséquences en énergie et en performance. Or à ce jour, il n'existe pas de solution pour estimer cette potentielle dégradation.Nous proposons un ordonnanceur relaxé, basé notre modèle d'estimation de dégradation, qui place les tâches sur un ensemble de cœurs hétérogènes de manière efficace. Nous étudions la flexibilité gagnée ainsi que les conséquences aux niveaux performances et énergie.Les solutions existantes proposent des méthodes pour placer les tâches sur un ensemble de cœurs hétérogènes, or, celles-ci n'étudient pas le compromis entre qualité de service et gain en consommation pour les architectures FAMP.Nos expériences sur simulateur ont montré que l'ordonnanceur peut atteindre une flexibilité de placement significative avec une dégradation en performance de moins de 2%. Comparé à un multi-cœur symétrique, notre solution permet un gain énergétique moyen au niveau cœur de 11 %. Ces résultats sont très encourageant et contribuent au développement d'une plateforme complète FAMP. Cette thèse a fait l'objet d'un dépôt de brevet, de trois communications scientifiques internationales (plus une en soumission), et a contribué à deux projets européens<br>To meet the increasingly heterogeneous needs of applications (in terms of power and efficiency), this thesis focus on the emerging functionally asymmetric multi-core processor (FAMP) architectures. These architectures are characterized by non-uniform implementation of hardware extensions in the cores (ex. Floating Point Unit (FPU)). The area savings are apparent, but what about the impact in software, energy and performance?To answer these questions, the thesis investigates the nature of the use of extensions in state-of-the-art's applications and compares various existing methods. To optimize the tasks mapping and increase efficiency, the thesis proposes a dynamic solution at scheduler level, called relaxed scheduler.Hardware extensions are valuable because they speed up part of code where the parallelization on multi-core isn't efficient. However, the hardware extensions are under-exploited by applications and their cost in terms of area and power consumption are important.Based on these observations, the following contributions have been proposed:We present a detailed study on the use of vector and FPU extensions in state-of-the-art's applicationsWe compare multiple extension management solutions at different levels of temporal granularity of action, to understand the limitations of these solutions and thus define at which level we must act. Few studies address the issue of the granularity of action to manage extensions.We offer a solution for estimating online performance degradation to run a task on a core without a given extension. To allow the scalability of multi-core, the operating system must have flexibility in the placement of tasks. Placing a task on a core with no extension can have important consequences for energy and performance. But to date, there is no way to estimate this potential degradation.We offer a relaxed scheduler, based on our degradation estimation model, which maps the tasks on a set of heterogeneous cores effectively. We study the flexibility gained and the implications for performance and energy levels. Existing solutions propose methods to map tasks on a heterogeneous set of cores, but they do not study the tradeoff between quality of service and consumption gain for FAMP architectures.Our experiments with simulators have shown that the scheduler can achieve a significantly higher mapping flexibility with a performance degradation of less than 2 %. Compared to a symmetrical multi-core, our solution enables an average energy gain at core level of 11 %. These results are very encouraging and contribute to the development of a comprehensive FAMP platform . This thesis has been the subject of a patent application, three international scientific communications (plus one submission), and contributes to two active european projects

Les codes polaires constituent une classe de codes correcteurs d’erreurs inventés récemment qui suscite l’intérêt des chercheurs et des industriels, comme en atteste leur sélection pour le codage des canaux de contrôle dans la prochaine génération de téléphonie mobile (5G). Un des enjeux des futurs réseaux mobiles est la virtualisation des traitements numériques du signal, et en particulier les algorithmes de codage et de décodage. Afin d’améliorer la flexibilité du réseau, ces algorithmes doivent être décrits de manière logicielle et être déployés sur des architectures programmables. Une telle infrastructure de réseau permet de mieux répartir l’effort de calcul sur l’ensemble des noeuds et d’améliorer la coopération entre cellules. Ces techniques ont pour but de réduire la consommation d’énergie, d’augmenter le débit et de diminuer la latence des communications. Les travaux présentés dans ce manuscrit portent sur l’implémentation logicielle des algorithmes de décodage de codes polaires et la conception d’architectures programmables spécialisées pour leur exécution.Une des caractéristiques principales d’une chaîne de communication mobile est l’instabilité du canal de communication. Afin de remédier à cette instabilité, des techniques de modulations et de codages adaptatifs sont utilisées dans les normes de communication.Ces techniques impliquent que les décodeurs supportent une vaste gamme de codes : ils doivent être génériques. La première contribution de ces travaux est l’implémentation logicielle de décodeurs génériques des algorithmes de décodage "à Liste" sur des processeurs à usage général. En plus d’être génériques, les décodeurs proposés sont également flexibles.Ils permettent en effet des compromis entre pouvoir de correction, débit et latence de décodage par la paramétrisation fine des algorithmes. En outre, les débits des décodeurs proposés atteignent les performances de l’état de l’art et, dans certains cas, les dépassent.La deuxième contribution de ces travaux est la proposition d’une nouvelle architecture programmable performante spécialisée dans le décodage de codes polaires. Elle fait partie de la famille des processeurs à jeu d’instructions dédiés à l’application. Un processeur de type RISC à faible consommation en constitue la base. Cette base est ensuite configurée,son jeu d’instructions est étendu et des unités matérielles dédiées lui sont ajoutées. Les simulations montrent que cette architecture atteint des débits et des latences proches des implémentations logicielles de l’état de l’art sur des processeurs à usage général. La consommation énergétique est réduite d’un ordre de grandeur. En effet, lorsque l’on considère le décodage par annulation successive d’un code polaire (1024,512), l’énergie nécessaire par bit décodé est de l’ordre de 10 nJ sur des processeurs à usage général contre 1 nJ sur les processeurs proposés.La troisième contribution de ces travaux est également une architecture de processeur à jeu d’instructions dédié à l’application. Elle se différencie de la précédente par l’utilisation d’une méthodologie de conception alternative. Au lieu d’être basée sur une architecture de type RISC, l’architecture du processeur proposé fait partie de la classe des architectures déclenchées par le transport. Elle est caractérisée par une plus grande modularité qui permet d’améliorer très significativement l’efficacité du processeur. Les débits mesurés sont alors supérieurs à ceux obtenus sur les processeurs à usage général. La consommation énergétique est réduite à environ 0.1 nJ par bit décodé pour un code polaire (1024,512) avec l’algorithme de décodage par annulation successive. Cela correspond à une réduction de deux ordres de grandeur en comparaison de la consommation mesurée sur des processeurs à usage général<br>Polar codes are a recently invented class of error-correcting codes that are of interest to both researchers and industry, as evidenced by their selection for the coding of control channels in the next generation of cellular mobile communications (5G). One of the challenges of future mobile networks is the virtualization of digital signal processing, including channel encoding and decoding algorithms. In order to improve network flexibility, these algorithms must be written in software and deployed on programmable architectures.Such a network infrastructure allow dynamic balancing of the computational effort across the network, as well as inter-cell cooperation. These techniques are designed to reduce energy consumption, increase through put and reduce communication latency. The work presented in this manuscript focuses on the software implementation of polar codes decoding algorithms and the design of programmable architectures specialized in their execution.One of the main characteristics of a mobile communication chain is that the state of communication channel changes over time. In order to address issue, adaptive modulationand coding techniques are used in communication standards. These techniques require the decoders to support a wide range of codes : they must be generic. The first contribution of this work is the software implementation of generic decoders for "List" polar decoding algorithms on general purpose processors. In addition to their genericity, the proposed decoders are also flexible. Trade-offs between correction power, throughput and decodinglatency are enabled by fine-tuning the algorithms. In addition, the throughputs of the proposed decoders achieve state-of-the-art performance and, in some cases, exceed it.The second contribution of this work is the proposal of a new high-performance programmable architecture specialized in polar code decoding. It is part of the family of Application Specific Instruction-set Processors (ASIP). The base architecture is a RISC processor. This base architecture is then configured, its instruction set is extended and dedicated hardware units are added. Simulations show that this architecture achieves through puts and latencies close to state-of-the-art software implementations on generalpurpose processors. Energy consumption is reduced by an order of magnitude. The energy required per decoded bit is about 10 nJ on general purpose processors compared to 1nJ on proposed processors when considering the Successive Cancellation (SC) decoding algorithm of a polar code (1024,512).The third contribution of this work is also the design of an ASIP architecture. It differs from the previous one by the use of an alternative design methodology. Instead of being based on a RISC architecture, the proposed processor architecture is part of the classof Transport Triggered Architectures (TTA). It is characterized by a greater modularity that allows to significantly improve the efficiency of the processor. The measured flowrates are then higher than those obtained on general purpose processors. The energy consumption is reduced to about 0.1 nJ per decoded bit for a polar code (1024,512) with the SC decoding algorithm. This corresponds to a reduction of two orders of magnitude compared to the consumption measured on general purpose processors

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances