Academic literature on the topic 'Memoria distribuita'

L’obiettivo di questa tesi consiste nello studio di x10, un linguaggio di programmazione orientato agli oggetti le cui componenti estendono linguaggi sequenziali come Java e C++ per permettere il calcolo parallelo. Per trarre delle conclusioni pratiche, questa tesi analizza l’algoritmo per il calcolo dell’inviluppo convesso, uno degli algoritmi fondamentali usati in geometria computazionale, e ne illustra una versione parallela implementata in x10.

Orientadores: Jose Alberto Cuminato, Maria Cristina de Castro Cunha<br>Tese (doutorado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Computação Cientifica<br>Made available in DSpace on 2018-07-23T19:43:09Z (GMT). No. of bitstreams: 1 Boaventura_Maurilio_D.pdf: 2491219 bytes, checksum: 867f05e9f0a13670568238a19f88b98d (MD5) Previous issue date: 1998<br>Resumo: Apresentamos, neste trabalho, uma técnica paralela baseada em uma decomposição de domínio para resolver as equações de Navier-Stokes com superfícies livres em coordenadas cartesianas e cilíndricas em duas dimensões. Essa técnica é baseada no código apresentado por Tomé [1993] e Tomé e co-autores [1996], a qual por sua vez é baseada no método SMAC apresentado por Amsden e Harlow [1971], que resolve as equações de Navier-Stokes em três passos: a equação de momento, a equação de Poisson e o movimento das partículas. A primeira equação é discretizada por diferenças finitas explícitas. A paralelização é realizada dividindo-se o domínio original de cálculo em vários subdomínios verticais e atribuindo cada um deles a um processador. Todos os cálculos podem ser realizados usando comunicação somente com o processador vizinho mais próximo. No final, apresentamos testes comparando a performance do código paralelo com o seqüencial e discutimos a questão do balanceamento de carga.<br>Abstract: A parallel technique "Qased on domain decomposition for solving free surface Navier-Stokes equations in cartesian and cylindrical coordinates in two dimensions is described. It is based on the code by Tomé [1993] and Tomé et.al. [1996], which in turn is based on the SMAC method by Amsden & Harlow [1971], which solves the Navier-Stokes equations in three steps: the momentum equation and Poisson solvers and particle movement. The first equation is discretized by explicit finite differences. The paralIelization is performed by splitting the computation domain into vertical strips and assigning each of these to a processor. All the computation can then be performed using nearest neighbour communication. We present run tests comparing the performance of the parallel with the serial code, and discuss the load balancing question.<br>Doutorado<br>Doutor em Matemática Aplicada

Aprender nuevas palabras en un idioma extranjero, es decir, el léxico necesario que fundamenta la posibilidad del desarrollo de las destrezas comunicativas, constituye uno de los problemas más complejos en el proceso tanto de enseñanza como de aprendizaje del español como lengua extranjera. En relación con el aprendizaje del vocabulario identificamos un posible problema; el riesgo de que el número de palabras aprendidas se olvide aumenta después de la prueba o los ejercicios. Si nuestros alumnos no pueden ampliar su vocabulario su competencia comunicativa tampoco va a desarrollar.Para poder entender por qué ocurre el problema y cómo se podría encontrar otros recursos didácticos que contribuyan a un cambio en el proceso, investigamos un fenómeno conocido por la psicología de la educación como el efecto de la memoria espaciada - un fenómeno cognitivo que se benéfica de las repeticiones, pero siempre distribuidas en el tiempo. Estrategias de enseñanza que utilizan dicho efecto se refiere como aprendizaje distribuido.Mediante un pequeño estudio analizamos el efecto de la memoria espaciada (ME) como método alternativa. De este estudio podemos inferir que existe un efecto de memoria espaciada tangible en el aprendizaje de los alumnos que estudiaron según un modelo distribuido, es decir con repeticiones.Pudimos constatar un resultado positivo en este pequeño estudio piloto. Los alumnos lograron recordar en la examinación el 85% de las palabras ejercitadas en la clase un mes después. Este resultado abre nuevas perspectivas de estudio e indica que puede haber alternativas didácticas en la enseñanza del vocabulario de ELE en el salón escolar sueco.<br>Studying and learning words in a foreign language in order to develop a vocabulary that promotes communicative competence, is a daunting task both for students and teachers of Spanish as a foreign language in Sweden and elsewhere. In this context we identify one problem; the possibility that words learned in class will be forgotten as soon as they have been tested on a quiz or exam. If our students cannot incorporate new words into their vocabulary it is quite possible that their communicative development will stop or slow down.       In order to understand this problem and find alternative ways to teach vocabulary we investigated a phenomena called ‘the spaced memory effect’. In the field of educational psychology this is when the learner study with repetitions distributed over time. Practices that build on the spaced memory effect are often called distributed learning.       In a small study we tested this effect as an alternative way of teaching and learning vocabulary. From this study we could conclude that the effect is possible to measure and that it is consistent in all the test subjects that followed a study model that was based on repetitions or a distributed learning model. It was shown that after one month the students were able to remember 85% of the words.       The results from this small study provides new perspectives for further investigation and suggests that there are alternative ways of teaching Spanish vocabulary in Swedish schools.

A simulação paralela de eventos é uma área da computação que congrega grande volume de pesquisas, pela importância em facilitar o estudo de novas soluções nas mais diferentes áreas da ciência e tecnologia, sem a necessidade da construção de onerosos protótipos. Diversos protocolos de simulação paralela podem ser encontrados, divididos em dois grandes grupos de acordo com o algoritmo empregado para a execução em ordem dos eventos: os conservadores e os otimistas; contudo, ambos os grupos utilizam trocas de mensagens para a sincronização e comunicação. Neste trabalho, foi desenvolvido um novo protocolo de simulação paralela, fazendo uso de memória compartilhada, o qual foi implementado e testado sobre um ambiente de estações de trabalho, realizando, assim, simulação paralela com uso de memória compartilhada distribuída. O protocolo foi desenvolvido tendo como base de funcionamento os protocolos conservadores; utilizou diversas características dos mesmos, mas introduziu várias mudanças em seu funcionamento. Sua execução assemelha-se às dos protocolos de execução síncrona, utilizando conceitos como o lookahead e janelas de tempo para execução de eventos. A principal mudança que o novo protocolo sofreu foi proporcionada pelo acesso remoto à memória de um LP por outro, produzindo diversas outras nas funções relativas à sincronização dos processos, como o avanço local da simulação e o agendamento de novos eventos oriundos de outro LP. Um ganho adicional obtido foi a fácil resolução do deadlock, um dos grandes problemas dos protocolos conservadores de simulação paralela. A construção de uma interface de comunicação eficiente com uso de memória compartilhada é o principal enfoque do protocolo, sendo, ao final da execução de uma simulação, disponibilizado o tempo de simulação e o tempo de processamento ocioso (quantia utilizada em comunicação e sincronização). Além de uma implementação facilitada, propiciada pelo uso de memória compartilhada ao invés de trocas de mensagens, o protocolo oferece a possibilidade de melhor ocupar o tempo ocioso dos processadores, originado por esperas cada vez que um LP chega a uma barreira de sincronização. Em nenhum momento as modificações efetuadas infringiram o princípio operacional dos protocolos conservadores, que é não possibilitar a ocorrência de erros de causalidade local. O novo protocolo de simulação foi implementado e testado sobre um ambiente multicomputador de memória distribuída, e seus resultados foram comparados com dois outros simuladores, os quais adotaram as mesmas estratégias, com idênticas ferramentas e testados em um mesmo ambiente de execução. Um simulador implementado não utilizou paralelismo, tendo seus resultados sido utilizados como base para medir o speedup e a eficiência do novo protocolo. O outro simulador implementado utilizou um protocolo conservador tradicional, descrito na literatura, realizando as funções de comunicação e sincronização através de trocas de mensagens; serviu para uma comparação direta do desempenho do novo protocolo proposto, cujos resultados foram comparados e analisados.

Ingeniero Civil Eléctrico<br>En la actualidad las personas ocupan una gran cantidad de dispositivos electrónicos, como computadores, teléfonos, relojes, refrigeradores e incluso automóviles, que contienen chips o circuitos integrados cada vez más complejos y con una mayor cantidad de componentes, lo cual involucra que las herramientas de diseño, implementación y construcción tengan que ir evolucionando de manera tal, que puedan estar al día con la creciente demanda de los circuitos integrados. En la presente Memoria, realizada en la empresa Synopsys⃝R , se analizan distintos tipos de sistemas de memoria distribuida, y su implementación en el software PUMA⃝R , desarrollado por la misma empresa. Este software procesa principalmente los archivos de máscaras de los circuitos integrados, para convertirlos en un formato legible para las máquinas que los fabrican. El procesamiento de estos archivos se realiza simultáneamente en muchas máquinas (llamado cluster), que ocupan discos duros como medio de almacenamiento. Dado que este tipo de almacenamiento produce en el proceso cuellos de botella , es el objetivo de este trabajo modificarlo por un sistema de memoria RAM compartida por todas las máquinas, para aumentar así la eficiencia del software PUMA⃝R . El sistema de almacenamiento se implementa con una librería propia de Synopsys⃝R , que tiene la capacidad de leer y escribir datos entre máquinas. Mejorando el rendimiento, en el proceso de escritura y lectura, de archivos que van de los cientos de megabytes, hasta los cientos de gigabytes en el caso de procesos comerciales. De las pruebas realizadas, se logra en el mejor de los casos, una reducción en el tiempo de ejecución de hasta un 10 %, realizadas bajo condiciones normales de procesamiento del cluster, y sin ningún agente externo perturbando la muestra. Finalmente, hay que indicar que se pudo mostrar que, si los archivos de entrada no poseen un determinado tamaño mínimo, los tiempos de ejecución aumentan y no se aprovecha la modificación del sistema de almacenamiento.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2014<br>Made available in DSpace on 2015-02-05T21:02:33Z (GMT). No. of bitstreams: 1 330255.pdf: 3149547 bytes, checksum: 67161f66dc891b9dd0fe6599ef298d40 (MD5) Previous issue date: 2014<br>O multiprocessamento em chip sob a crescente demanda por desempenho leva a um número crescente de núcleos de processamento, que interagem através de uma complexa hierarquia de memória compartilhada, a qual deve obedecer a requisitos de coerência e consistência, capturados na interface hardware-software na forma de um modelo de memória. Dada uma execução de um programa paralelo, verificar se a hierarquia obedece aqueles requisitos é um problema intratável quando a observabilidade do sistema restringe-se a um trace de memória para cada processador, tal como ocorre em um checker dinâmico pós-silício. Esses checkers (baseados em inferências sobre traces) requerem o uso de backtracking para excluir falsos negativos. Por outro lado, checkers pré-silício podem se beneficiar da observabilidade ilimitada de representações de projeto para induzir um problema de verificação que pode ser resolvido em tempo polinomial (sem o uso de backtracking) e com plenas garantias de verificação (sem falsos negativos nem falsos positivos). Esta dissertação faz uma avaliação experimental comparativa de checkers dinâmicos baseados em diferentes mecanismos (inferências, emparelhamento em grafo bipartido, scoreboard única e múltiplas scoreboards). Os checkers são comparados para exatamente o mesmo conjunto de casos de teste: 200 programas paralelos não sincronizados, gerados de forma pseudo-aleatória, obtidos variando a frequência de ocorrência de instruções (4 mixes), o número de endereços compartilhados (entre 2 e 32) e o número total de operações de memória (entre 250 e 64K). A partir de uma mesma representação pré-validada do sistema, foram construídas oito representações derivadas, cada uma contendo um erro de projeto distinto. Para reproduzir condições compatíveis com as tendências arquiteturais, os checkers foram comparados ao verificar um modelo com máxima relaxação de ordem de programa (bastante similar ao usado, por exemplo, nas arquiteturas Alpha e ARMv7) para sistemas contendo de 2 a 32 núcleos de processamento. Não é do conhecimento do autor a existência na literatura de uma avaliação experimental tão ampla. Os resultados mostram a inviabilidade do uso de checkers baseados em inferências em tempo de projeto: têm o mais alto esforço computacional e a maior taxa de crescimento com o aumento do número de processadores. A avaliação indica que a forma mais eficiente de construir um checker pré-silício corresponde a uma observabilidade de três pontos de monitoramento por processador, ao uso de verificação on-the-fly (ao invés de análise post-mortem) e à utilização de múltiplos mecanismos para verificar separadamente e em paralelo os subespaços de verificação definidos pelo escopo individual de cada processador, enquanto os subespaços entre processadores são verificados globalmente. Como um desdobramento da avaliação experimental, a dissertação identifica uma deficiência comum a todos os checkers analisados: sua inadequação para verificar modelos de memória com fraca atomicidade de escrita, exatamente aqueles apontados como tendência e já presentes em arquiteturas recentes (e.g. ARMv8). Diante disso, a dissertação propõe algoritmos generalizados capazes de verificar tais modelos.<br><br>Abstract: Chip multiprocessing under the growing demand for performance leads to agrowing number of processing cores, which interact through a complex shared memory hierarchy that must satisfy coherence and consistency requirements captured as a memory model in the hardware-software interface. Given an execution of a parallel program, verifying if the hierarchy complies to those requirements is an intractable problem when the system observability is limited to a memory trace per processor, as in dynamic post-silicon checkers.Those checkers (based on inferences over traces) require the use of backtracking to avoid false negatives. On the other hand, pre-silicon checkers may benefit from the unlimited observability of design representations to induce a verification problem that may be solved in polynomial time (without the use of backtracking) with full verification guarantees (i.e. neither false negatives nor false positives). This dissertation provides an experimental evaluation of dynamic checkers based on different mechanisms (inferences, bipartite graph matching, single scoreboard and multiple scoreboards). The checkers are compared under exactly the same set of test cases: 200 non-synchronized parallel programs, generated pseudo-randomly, obtained by varying the frequency of instructions (4 mixes), the number of shared addresses (between 2 and 32) and the total number of memory operations (between 250 and 64K). From the same pre-validated system representation, eight distinct representations were built, each one containing a single and unique design error. To reproduce conditions compatible with architectural trends, the checkers were compared while verifying a memory model with maximal relaxation of program order (similar, for example, to those used in Alpha and ARMv7 architectures) and systems containing 2 to 32 processing cores. To the author's best knowledge, no broader experimental evaluation is available in the literature. The results show that the use of inference-based checkers at design time is impractical: they have the highest computational effort and the highest rate of growth with the number of cores. The evaluation shows that the most efficient way of building a pre-silicon checker corresponds to three observable points per core, the use of on-the-fly analysis (instead of post-mortem) and the usage of multiple engines to check the verification subspaces defined by the scope of each processor independently and in parallel, while checking globally the inter-processor subspaces. As a spin-off from the experimental evaluation, the dissertation identifies a deficiency common to all analyzed checkers: their unsuitability to handle memory models with weak write atomicity, which are precisely those pointed out as the trend and are present in architectures already in the market (e.g. ARMv8). In face of this, the dissertation proposes generic algorithms capable of verifying such models.

Made available in DSpace on 2015-03-05T13:53:44Z (GMT). No. of bitstreams: 0 Previous issue date: 4<br>Coordenação de Aperfeiçoamento de Pessoal de Nível Superior<br>A utilização de aglomerados de computadores na solução de problemas que demandam grande quantidade de recursos computacionais vem se mostrando uma alternativa interessante. aglomerados são economicamente viáveis e de fácil manutenção, oferecendo poder computacional equivalente ao de supercomputadores. No entanto, o desenvolvimento de aplicações para este tipo de arquitetura é complexo, uma vez que envolve questões não presentes na programação seqüencial, como a comunicação de dados e a sincronização de tarefas concorrentes, problemas estes que, em geral, são tratados em supercomputadores por pacotes de software especializados. Neste contexto, este trabalho apresenta o desenvolvimento de um mecanismo de suporte à comunicação sobre aglomerados de computadores, focado na exploração desta plataforma de hardware para o processamento de alto desempenho. O mecanismo criado e disponibilizado sob a forma de uma biblioteca de funções em C, é baseado no modelo de Mensagens Ativas. Sua implementação é realizada na cama<br>The use of cluster of computers for solving problems that require a great quantity of computational resources is becoming an interesting alternative. Clusters are economically feasible and of easy maintenance, offering a computational power equivalent to that of supercomputers. However developing applications for this kind of architecture is complex because it involves issues that are not present in the sequential programming such as data communication and concurrent tasks synchronization, problems that usually are handled by specialized software packages in supercomputers. Considering this context, this work presents the development of a mechanism for supporting communication on clusters of computers focused on exploring this hardware platform for high performance processing. The mechanism was created as a library of functions written in C and it is based on the Active Messages model. Its implementation was performed on the applicative level, using light multiprogramming techniques as programming resou

Submitted by Marcelo Salhab Brogliato (msbrogli@gmail.com) on 2015-01-05T20:39:25Z No. of bitstreams: 1 !FullThesis-v6 -biblioteca-digital.pdf: 64255589 bytes, checksum: 0ca16d02e6d615b8fc4c6f4f46db2c22 (MD5)<br>Approved for entry into archive by ÁUREA CORRÊA DA FONSECA CORRÊA DA FONSECA (aurea.fonseca@fgv.br) on 2015-01-06T12:52:32Z (GMT) No. of bitstreams: 1 !FullThesis-v6 -biblioteca-digital.pdf: 64255589 bytes, checksum: 0ca16d02e6d615b8fc4c6f4f46db2c22 (MD5)<br>Approved for entry into archive by Marcia Bacha (marcia.bacha@fgv.br) on 2015-01-12T12:15:58Z (GMT) No. of bitstreams: 1 !FullThesis-v6 -biblioteca-digital.pdf: 64255589 bytes, checksum: 0ca16d02e6d615b8fc4c6f4f46db2c22 (MD5)<br>Made available in DSpace on 2015-01-12T12:16:51Z (GMT). No. of bitstreams: 1 !FullThesis-v6 -biblioteca-digital.pdf: 64255589 bytes, checksum: 0ca16d02e6d615b8fc4c6f4f46db2c22 (MD5) Previous issue date: 2012-02-02<br>Modelos de tomada de decisão necessitam refletir os aspectos da psi- cologia humana. Com este objetivo, este trabalho é baseado na Sparse Distributed Memory (SDM), um modelo psicologicamente e neuro- cientificamente plausível da memória humana, publicado por Pentti Kanerva, em 1988. O modelo de Kanerva possui um ponto crítico: um item de memória aquém deste ponto é rapidamente encontrado, e items além do ponto crítico não o são. Kanerva calculou este ponto para um caso especial com um seleto conjunto de parâmetros (fixos). Neste trabalho estendemos o conhecimento deste ponto crítico, através de simulações computacionais, e analisamos o comportamento desta 'Critical Distance' sob diferentes cenários: em diferentes dimensões; em diferentes números de items armazenados na memória; e em diferentes números de armazenamento do item. Também é derivada uma função que, quando minimizada, determina o valor da 'Critical Distance' de acordo com o estado da memória. Um objetivo secundário do trabalho é apresentar a SDM de forma simples e intuitiva para que pesquisadores de outras áreas possam imaginar como ela pode ajudá-los a entender e a resolver seus problemas.<br>Models of decision-making need to reflect human psychology. Towards this end, this work is based on Sparse Distributed Memory (SDM), a psychologically and neuroscientifically plausible model of human memory, published by Pentti Kanerva in 1988. Kanerva‘s model of memory holds a critical point: prior to this point, a previously stored item can be easily retrieved; but beyond this point an item cannot be retrieved. Kanerva has methodically calculated this point for a particu- lar set of (fixed) parameters. Here we extend this knowledge, through computational simulations, in which we analyzed this critical point behavior under several scenarios: in several dimensions, in number of stored items in memory, and in number of times the item has been rehearsed. We also derive a function that, when minimized, determines the value of critical distance according to the state of the memory. A secondary goal is to present the SDM in a simple and intuitive way in order that researchers of other areas can think how SDM can help them to understand and solve their problems.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2017.<br>Made available in DSpace on 2017-06-27T04:21:32Z (GMT). No. of bitstreams: 1 345872.pdf: 1423815 bytes, checksum: d7ab5e6898d999346ceec9e69c88bedd (MD5) Previous issue date: 2017<br>Introdução A verificação funcional do projeto de um sistema com multiprocessamento em chip (CMP) vem se tornando cada vez mais desafiadora por causa da crescente complexidade para suportar a abstração de memória compartilhada coerente, a qual provavelmente manterá seu papel crucial para multiprocessamento em chip, mesmo na escala de centenas de processadores. A verificação funcional baseia-se principalmente na geração de programas de teste aleatórios.Trabalhos Correlatos e Gerador Proposto Embora frameworks de verificação funcional que se baseiam na solução de problemas de satisfação de restrições possuam a vantagem de oferecer uma abordagem unificada para gerar estímulos aleatórios capazes de verificar todo o sistema, eles não são projetados para explorar não-determinismo, que é um importante mecanismo para expôr erros de memória compartilhada. Esta dissertação reporta novas técnicas que se baseiam em lições aprendidas de ambos? os frameworks de verificação de propósitos gerais e as abordagens especializadas em verificar o modelo de memória. Elas exploram restrições sobre endereços e cadeias canônicas de dependência para melhorar a geração de testes aleatórios enquanto mantêm o papel crucial do não-determinismo como um mecanismo-chave para a exposição de erros. Geração de Sequências Ao invés de selecionar instruções aleatoriamente, como faz uma técnica convencional, o gerador proposto seleciona instruções de acordo com cadeias de dependências pré-definidas que são comprovadamente significativas para preservar o modelo de memória sob verificação. Esta dissertação explora cadeias canônicas, definidas por Gharachorloo, para evitar a indução de instruções que, sendo desnecessárias para preservar o modelo de memória sob verificação, resultem na geração de testes ineficazes. Assinalamento de Endereços Em vez de selecionar aleatoriamente padrões binários para servir de endereços efetivos de memória, como faz um gerador convencional, o gerador proposto aceita restrições à formação desses endereços de forma a forçar o alinhamento de objetos em memória, evitar falso compartilhamento entre variáveis e especificar o grau de competição de endereços por uma mesma linha de cache. Avaliação Experimental Um novo gerador, construído com as técnicas propostas, foi comparado com um gerador convencional de testes aleatórios. Ambos foram avaliados em arquiteturas de 8, 16, e 32 núcleos, ao sintetizar 1200 programas de testes distintos para verificar 5 projetos derivados, cada um contendo um diferente tipo de erro (6000 casos de uso por arquitetura). Os testes sintetizados exploraram uma ampla variedade de parâmetros de geração (5 tamanhos de programas, 4 quantidades de posições compartilhadas de memória, 4 mixes de instruções, e 15 sementes aleatórias). Os resultados experimentais mostram que, em comparação com um convencional, o novo gerador tende a expor erros para um maior número de configurações dos parâmetros: ele aumentou em 38% o potencial de expor erros de projeto. Pela análise dos resultados da verificação sobre todo o espectro de parâmetros, descobriu-se que os geradores requerem um número bastante distinto de posições de memória para alcançar sua melhor exposição. Os geradores foram comparados quando cada um explorou a quantidade de posições de memória correspondente à sua melhor exposição. Nestas condições, quando destinados a projetos com 32 núcleos através da exploração de todo o espectro de tamanhos de testes, o novo gerador expôs um tipo de erro tão frequentemente quanto a técnica convencional, dois tipos com 11% mais frequência, um tipo duas vezes, e um tipo 4 vezes mais frequentemente. Com os testes mais longos (64000 operações) ambos os geradores foram capazes de expor todos os tipos de erros, mas o novo gerador precisou de 1,5 a 15 vezes menor esforço para expor cada erro, exceto por um (para o qual uma degradação de 19% foi observada). Conclusões e Perspectivas Com base na avaliação realizada, conclui-se que, quando se escolhe um número suficientemente grande de variáveis compartilhadas como parâmetro, o gerador proposto requer programas de teste mais curtos para expor erros de projeto e, portanto, resulta em menor esforço, quando comparado a um gerador convencional.<br><br>Abstract : Albeit general functional processor verification frameworks relying on the solution of constraint satisfaction problems have the advantage of offering a unified approach for generating random stimuli to verify the whole system, they are not designed to exploit non-determinism, which is an important mechanism to expose shared-memory errors. This dissertation reports new techniques that build upon the lessons learned from both - the general verification frameworks and the approaches specifically targeting memory-model verification. They exploit address biasing constraints and canonical dependence chains to improve random test generation while keeping the crucial role of non-determinism as a key mechanism to error exposure. A new generator, built with the proposed techniques, was compared to a conventional random test generator. Both were evaluated for 8, 16, and 32-core architectures, when synthesizing 1200 distinct test programs for verifying 5 derivative designs containing each a different type of error (6000 use cases per architecture). The synthesized tests explored a wide variety of generation parameters (5 program sizes, 4 shared-location counts, 4 instruction mixes, and 15 random seeds). The experimental results show that, as compared to a conventional one, the new generator tends to expose errors for a larger number of parameter settings: it increased by 38% the potential for exposing design errors. By analyzing the verification out-comes over the full parameter ranges, we found out that the generators require quite distinct numbers of shared locations to reach best exposure. We compared them when each generator exploited the location count leading to its best exposure. In such conditions, when targeting32-core designs by exploring the whole range of test lengths, the new generator exposed one type of error as often as the conventional technique, two types 11% more often, one type twice as often, and one type4 times as often. With the longest tests (64000 operations) both generators were able to expose all types of errors, but the new generator required from 1.5 to 15 times less effort to expose each error, except for one (for which a degradation of 19% was observed).