Academic literature on the topic 'Micro-réseau sur puce'

Ce travail de thèse porte sur la conception et implantation physique d’un micro-réseau sur puce avec garantie de service. Ces études reposent sur le micro-réseau sur puce DSPIN développé au Lip6. Dans un premier temps, nous étudions l’incorporation des communications avec garantie de service dans ce micro-réseau. Ce type de communications est très utilisé dans les systèmes ayant de fortes contraintes temporelles comme, par exemple, les traitements de flux vidéo ou audio. La solution proposée est capable d’offrir des garanties de latence et de bande passante à faible coût matériel. Dans un deuxième temps, nous analysons une FIFO qui permet d’interconnecter des systèmes synchrones qui n’ont pas le même domaine d’horloge. Ce type de FIFO est optimisé pour des profondeurs faibles ainsi que pour faciliter son implantation dans des architectures compatibles avec l’approche Globalement Asynchrone, Localement Synchrone. Sa conception repose sur des cellules standard sans utiliser des cellules spécifiques ni asynchrones. Enfin, nous présentons une implantation matérielle du micro-réseau DSPIN dans la plate-forme FAUST développée par le CEA-Léti. Toute la chaîne de conception, depuis la synthèse de l’architecture jusqu’au dessin des masques, est décrite en détail pour illustrer la façon dont la technologie DSPIN s’intègre dans un flot de conception industriel. Ainsi, le circuit final est testé avec des données réelles.

Ce travail de thèse porte sur la conception de l'interconnexion entre les nombreux composants IP (Intellectual Property) d'un système électronique sur puce (SoC pour System on Chip).
Notre étude repose sur une solution émergente qui est celle des réseaux sur puce (NoC pour Network-on-chip), celle-ci est inspirée des réseaux de communication entre ordinateurs.
Un NoC offre de nombreuses possibilités et un large espace de conception. La maîtrise des choix des paramètres d'un NoC vis à vis des contraintes d'une application n'est pas triviale et nécessite de la méthode.
Cette thèse propose un flot de conception afin de déterminer ces paramètres automatiquement.
Le problème de l'horloge dans les circuits de grande taille, ainsi que l'aspect sécurité sont également traités.
Ce travail a conduit au développement de l'outil µSpider, qui est un environnement de conception composé d'outils de décisions et d'un générateur de code (VHDL synthétisable).
Ce travail a été validé avec des applications dans les domaines du traitement du signal, de l'image et des télécommunications.

Le domaine de l'electronique embarquee est une dimension essentielle des technologies de
l'information et de la communication. Le terme systemes enfouis désigne son intégration sous
forme de composants d'un système plus complexe issus des domaines de l'avionique, de l'automobile,
des objets mobiles communiquants, du multimedia etc. Leur realisation sous la forme
de systemes sur silicium (SOC) souligne la complexite et l'heterogeneité qui les caractérisent
desormais. La maitrise de la conception des SOC représente un enjeu économique majeur a la
hauteur de la place qu'ils occupent dans tous les secteurs d'activites (industriel, loisirs, domestique).
Les outils et méthodes pour la conception de SOC constituent un domaine de recherche
multi-formes dont le but global est de concevoir rapidement des systemes qui soient fiables,
performants et efficaces d'un point de vue energétique.
Ce document est une synthese de mes recherches effectues dans le domaine général des
outils et methodes de conception de SOC. Plus précisément, les travaux detailles ici traitent des
differents aspects d'un domaine unique a savoir l'exploration de l'espace de conception des SOC
eventuellement reconfigurables. Ces travaux de recherche s'articulent principalement autour de
six projets menes depuis la these de doctorat. Il s'agit de l'exploration de la hierarchie memoire,
du projet Design Trotter pour l'exploration des solutions architecturales de la specification
algorithmique jusqu'au niveau tache au sens temps réel. Dans le domaine de la gestion des
entrees/sortie les projets presentes traitent d'un exemple d'interface reseau / flux multimédia
et d'un environnement μSpider de synthese et de dimensionnement de Network On Chip. Enfin,
le document présente le projet en cours dans le domaine des architectures auto-reconfigurables.

Malgré les avantages de l'intégration 3D, le test, le rendement et la fiabilité des Through-Silicon-Vias (TSVs) restent parmi les plus grands défis pour les systèmes 3D à base de Réseaux-sur-Puce (Network-on-Chip - NoC). Dans cette thèse, une stratégie de test hors-ligne a été proposé pour les interconnections TSV des liens inter-die des NoCs 3D. Pour le TSV Interconnect Built-In Self-Test (TSV-IBIST) on propose une nouvelle stratégie pour générer des vecteurs de test qui permet la détection des fautes structuraux (open et short) et paramétriques (fautes de délaye). Des stratégies de correction des fautes transitoires et permanents sur les TSV sont aussi proposées aux plusieurs niveaux d'abstraction: data link et network. Au niveau data link, des techniques qui utilisent des codes de correction (ECC) et retransmission sont utilisées pour protégé les liens verticales. Des codes de correction sont aussi utilisés pour la protection au niveau network. Les défauts de fabrication ou vieillissement des TSVs sont réparé au niveau data link avec des stratégies à base de redondance et sérialisation. Dans le réseau, les liens inter-die défaillante ne sont pas utilisables et un algorithme de routage tolérant aux fautes est proposé. On peut implémenter des techniques de tolérance aux fautes sur plusieurs niveaux. Les résultats ont montré qu'une stratégie multi-level atteint des très hauts niveaux de fiabilité avec un cout plus bas. Malheureusement, il n'y as pas une solution unique et chaque stratégie a ses avantages et limitations. C'est très difficile d'évaluer tôt dans le design flow les couts et l'impact sur la performance. Donc, une méthodologie d'exploration de la résilience aux fautes est proposée pour les NoC 3D mesh.

L'évolution de la technologie VLSI permet aux systèmes sur puce (SoCs) d'intégrer de nombreuses fonctions hétérogènes dans une seule puce et demande, en raison de contraintes économiques, une unique mémoire externe partagée (SDRAM). Par conséquent, la conception du système de mémoire principale, et plus particulièrement l'architecture du contrôleur de mémoire, est devenu un facteur très important dans la détermination de la performance globale du système. Le choix d'un contrôleur de mémoire qui répond aux besoins de l'ensemble du système est une question complexe. Cela nécessite l'exploration de l'architecture du contrôleur de mémoire, puis la validation de chaque configuration par simulation. Bien que l'exploration de l'architecture du contrôleur de mémoire soit un facteur clé pour une conception réussite d'un système, l'état de l'art sur les contrôleurs de mémoire ne présente pas des architectures aussi flexibles que nécessaire pour cette tâche. Même si certaines d'entre elles sont configurables, l'exploration est restreinte à des ensembles limités de paramètres tels que la profondeur des tampons, la taille du bus de données, le niveau de la qualité de service et la distribution de la bande passante. Plusieurs classes de trafic coexistent dans les applications réelles, comme le trafic de service au mieux et le trafic de service garanti qui accèdent à la mémoire partagée d'une manière concurrente. En conséquence, la considération de l'interaction entre le système de mémoire et la structur d'interconnexion est devenue vitale dans les SoCs actuels. Beaucoup de réseaux sur puce (NoCs) fournissent des services aux classes de trafic pour répondre aux exigences des applications. Cependant, très peu d'études considèrent l'accès à la SDRAM avec une approche système, et prennent en compte la spécificité de l'accès à la SDRAM dans les systèmes sur puce à base de réseaux intégrés. Cette thèse aborde le sujet de l'accès à la mémoire dynamique SDRAM dans les systèmes sur puce à base de réseaux intégrés. Nous introduisons une architecture de contrôleur de mémoire totalement configurable basée sur des blocs fonctionnels configurables, et proposons un modèle de simulation associé relativement précis temporellement et à haut niveau d'abstraction. Ceci permet l'exploration du sous-système de mémoire grâce à la facilité de configuration de l'architecture du contrôleur de mémoire. En raison de la discontinuité de services entre le réseau sur puce et le contrôleur de mémoire, nous proposons également dans le cadre de cette thèse un protocole de contrôle de flux de bout en bout pour accéder à la mémoire à travers un contrôleur de mémoire multiports. L'idée, simple sur le principe mais novatrice car jamais proposée à notre connaissance, se base sur l'exploitation des informations sur l'état du contrôleur de mémoire dans le réseau intégré. Les résultats expérimentaux montrent qu'en contrôlant l'injection du trafic de service au mieux dans le réseau intégré, notre protocole augmente les performances du trafic de service garanti en termes de bande passante et de latence, tout en préservant la bande passante moyenne du trafic de service au mieux.

Cette thèse explore la thématique des microsystèmes autonomes, notamment la problématique de leur alimentation en énergie. Jusqu'à présent, l'énergie nécessaire pour faire fonctionner ces dispositifs était fournie par une source finie, par exemple une batterie électrochimique. Cela implique, qu'après un certain temps, le réservoir doit être rempli, sinon le dispositif cesse de fonctionner. De plus, un compromis doit être fait entre la taille et la durée de vie du système. L'objectif de ce travail est d'étudier la possibilité d'alimenter de tels systèmes à partir de l'énergie des vibrations mécaniques ambiantes. Nous nous sommes focalisés sur la miniaturisation du dispositif de récupération d'énergie, et sur la possibilité de son élaboration en employant les techniques de micro fabrication et les couches minces piézoélectriques. L'utilisation d'un dispositif de type MEMS permettrait de créer des systèmes autonomes sur une seule puce (SoC) où dans un boîtier (SoP). Au cours de cette thèse nous avons créé des modèles analytiques et par éléments finis des structures de générateurs piézoélectriques. Nous avons conçu et fabriqué les dispositifs en utilisant deux matériaux piézoélectriques : le nitrure d'aluminium (AlN) et le zirconate titanate de plomb (PZT). Nous avons démontré que de telles structures peuvent fournir une puissance de l'ordre de quelques microwatts. De plus, avec des circuits spécifiques de gestion de puissance elles permettent de charger des dispositifs de stockage à partir des vibrations d'une très faible amplitude. Les dispositifs présentés sont pour le moment les seuls microgénérateurs piézoélectriques au monde adaptés aux vibrations ambiantes. Cette thèse s'inscrit dans le cadre du projet VIBES (VIBration Energy Scavenging) qui est un STREP du sixième programme cadre de l'Union Européenne (IST-1-STREP-507911).

Avec la diminution continue des caractéristiques technologiques et la complexité croissante des systèmes sur puce, les réseaux sur puce se sont imposés comme la solution la plus prometteuse pour assurer la communication entre les composants intégrés. Toutefois, différents facteurs (variation du processus, électromigration, interférences, l'environnement radiatif et des défauts permanents dans le cas de l'intégration 3D) peuvent perturber le fonctionnement logique et temporel, et conduire aux défaillances du système de communication ou d'autres entités du système. Dans cette thèse on s'intéresse aux différentes approches complémentaires pour faire face à ces problèmes, à partir des techniques au niveau de la couche de liaison de données telles que la détection d'erreur et la correction ou la retransmission, en passant par les algorithmes de routage tolérants aux fautes pour les topologies 3D et allant à la couche application avec des solutions de recouvrement par points de contrôle.