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Dissertations / Theses on the topic 'Microprocesseur'
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1
Marchal, Pierre Courtois Bernard. "Test en ligne du microprocesseur MC 68000 modélisation et programmes de test /." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00306726.
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2
Sahbatou, Mohammed Djameleddine Anceau François. "Une méthode de conception de microprocesseurs CMOS application au 8048 (Intel) /." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00311894.
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3
Soueidan, Mohammad. "Conception d'un microprocesseur reconfigurable." Phd thesis, Grenoble INPG, 1989. http://tel.archives-ouvertes.fr/tel-00332858.
Full textAbstract:
Ce microprocesseur reconfigurable en fin de fabrication, afin de tolérer les défauts de fabrication, est destine à être le CUR d'un microcontrôleur pour les applications de l'automatisme à haute sureté de fonctionnement
4
Soueidan, Mohammad Saucier Gabrièle. "Conception d'un microprocesseur reconfigurable." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00332858.
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5
Van, Griethuysen Jean-Pierre Griethuysen Jean-Pierre van. "Commande ajustable à microprocesseur pour robots industriels /." [S.l.] : [s.n.], 1987. http://library.epfl.ch/theses/?nr=698.
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6
Jay, Christian. ""hsurf" : un microprocesseur facilement testable pour des applications à haute sûreté de fonctionnement." Phd thesis, Grenoble 1, 1986. http://tel.archives-ouvertes.fr/tel-00320452.
Full textAbstract:
Partant d'un jeu d'instructions spécifique à l'application (domaine des automatismes logiques), on propose une architecture permettant d'exécuter ledit jeu d'instructions et disposant de facilités de test en fin de conception et au cours de la vie du circuit. L'observabilité et la contrôlabilité du composant représentent une partie importante de l'étude. Après examen critique de plusieurs méthodes permettant de faciliter le test (en ligne et hors ligne) du circuit, un choix est réalisé afin d'intégrer dans l'architecture de ce dernier les dispositifs nécessaires à la mise en œuvre de certaines d'entre elles
7
Tadjinie, Reza. "Contribution à l'étude d'un photopléthysmographe géré par microprocesseur." Montpellier 2, 1986. http://www.theses.fr/1986MON20183.
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8
Wajsbürt, Franck. "Conception et realisation d'un microprocesseur vliw : architecture interne." Paris 6, 1995. http://www.theses.fr/1995PA066750.
Full textAbstract:
Cette these presente l'architecture interne d'un processeur vliw a usage general nomme stacs. L'etude de ce processeur integrant 875 000 transistors a ete menee jusqu'au dessin des masques. Ce type de processeur allie a un compilateur intelligent vise a exploiter le parallelisme a grain fin des programmes en permettant l'execution de plusieurs instructions elementaires par cycle d'horloge. Ainsi, a chaque cycle, stacs peut executer 6 instructions elementaires et faire 2 acces a la memoire de donnees. Stacs est commande par un mot-instruction de 128 bits. La principale originalite de stacs concerne le controle de ces deux acces-memoire parallele. Ce double acces est une source de conflit qu'il faut reduire. La strategie de stacs consiste a anticiper les acces-memoire de quelques cycles en rendant leur latence reglable. La latence d'un acces est defini comme le delai entre la requete et l'obtention de la donnee. Elle peut varier entre 3 et 18 cycles. Cette anticipation permet au processeur de reordonner les requetes suivant leur priorite afin qu'en cas de conflit la requete la moins prioritaire soit mise en attente. Chaque partie du processeur controleur-memoire, sequencement et partie operative fait l'objet d'un chapitre qui pose les problemes, explique en detail le principe de fonctionnement, degage les contraintes de realisation et donne les resultats de l'implementation. Les performances du processeur en matiere de parallelisation sont evaluees en s'appuyant sur un petit jeu de programmes en c assembles a la main. Les specifications du processeur et de l'assembleur sont fournies en annexe
9
Gharahgozlou, Anouchiravan. "Le developpement logiciel pour microprocesseur sur ordinateur hote." Toulouse 3, 1987. http://www.theses.fr/1987TOU30007.
Full textAbstract:
Etude des systemes de developpement pour microprocesseurs dans un contexte general. Les criteres de choix entre un systeme de developpement croise et un systeme de developpement specifique pour le microprocesseur tsm 32010 sont exposes et les raisons qui ont conduit a l'option d'un systeme de developpement croise sont expliques. Le systeme de generateur d'assembleur gage, ses particularites, ainsi que son role dans la chaine de developppement pour le tsm 32010 est etudie. Etude de l'infrastructure de communication necessaire pour la conception d'un outil de developpement croise. Un logiciel faisant partie de cette infrastructure a ete mis au point
10
Galland, Antoine. "Contrôle de ressources dans les cartes à microprocesseur." Paris 6, 2005. http://www.theses.fr/2005PA066204.
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11
Tajdinie, Reza. "Contribution à l'étude d'un photopléthysmographe géré par microprocesseur." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb376014310.
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12
Gharahgozlou, Anouchiravan. "Le Développement logiciel pour microprocesseur sur ordinateur hôte." Grenoble 2 : ANRT, 1987. http://catalogue.bnf.fr/ark:/12148/cb37605418r.
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13
Michel, Thierry. "Test en ligne des systèmes à base de microprocesseur." Phd thesis, Grenoble INPG, 1993. http://tel.archives-ouvertes.fr/tel-00343488.
Full textAbstract:
Cette thèse traite de la vérification en ligne, par des moyens matériels, du flot de contrôle d'un système a base de microprocesseur. Une technique de compaction est utilisée pour faciliter cette vérification (analyse de signature). La plupart des méthodes proposées jusqu'ici imposent une modification du programme d'application, afin d'introduire dans celui-ci des propriétés invariantes (la signature en chaque point de l'organigramme est indépendante des chemins préalablement parcourus). Les méthodes proposées ici, au contraire, ont comme caractéristique principale de ne pas modifier le programme vérifie et utilisent un dispositif de type processeur, disposant d'une mémoire locale, pour assurer l'invariance de la signature. Deux méthodes sont ainsi décrites. La première est facilement adaptable a différents microprocesseurs et présente une efficacité qui la place parmi les meilleures méthodes proposées jusqu'ici. La seconde methode a été dérivée de la première dans le but de diminuer la quantité d'informations nécessaire au test. Cette dernière methode a été implantée sur un prototype d'unité centrale d'automate programmable (avec la société télémécanique) et son efficacité a été évaluée par des expériences d'injection de fautes. Le cout d'implantation particulièrement faible dans le cas du prototype réalise peut permettre d'envisager une évolution de celui-ci vers un produit industriel
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Veloz, Guerrero Arturo. "Un système de compréhension de parole continue sur microprocesseur." Paris 11, 1985. http://www.theses.fr/1985PA112240.
Full textAbstract:
Cette thèse présente la réalisation d’un système de compréhension de parole continue sur une architecture informatique modeste. Elle concerne la compréhension de parole continue dans le cadre d’applications précises et des langages artificiels. Le système utilise dans un premier temps, la technique de reconnaissance analytique donnant comme résultat un treillis phonétique de la phrase prononcée. Ensuite, dans un deuxième temps, le système utilise un algorithme de programmation dynamique à une seule passe, guidée par la syntaxe du langage d’application, afin de retrouver la phrase immergée dans le treillis phonétique. Un outil d’aide de génération de données linguistiques a été ajouté au système, qui permet à l’utilisateur de déterminer la syntaxe de son langage d »application, les mots étant introduits sous leur forme graphémique. Cet outil travail alors phonétiquement chacun des mots du lexique en tenant compte de certaines variantes phonologiques, et traduit la représentation déclarative en un réseau d’états fini, adapté à l’algorithme de reconnaissanceThis thesis describes the implementation of a speech understanding system on a microprocessor. The system is designed to accept continuous speech from one speaker and to work within the context of a limited task situation and small vocabularies. The system utilizes phonetic recognition at the phonetic level and an optimal one-pass dynamic programming algorithm at the lexical and syntactic levels. The system has an interactive program for the definition of grammars for a given specific task language and a program of orthographic-phonetic translation that takes into account some phonological variations of words
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Grimaud, Gilles. "Camille : un système d'exploitation ouvert pour carte à microprocesseur." Lille 1, 2000. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/2000/50376-2000-452.pdf.
Full textAbstract:
Antoine de Saint-Exupéry écrivait en d'autres termes que le progres technologique consiste a faire disparaitre l'outil pour que l'utilisateur jouisse pleinement du service. La carte a puce s'est rapidement integree dans notre vie courante, elle nous represente sur de grands reseaux (e. G. Banquaire, telephonique, sante) sans que nous y pretions vraiment attention. Cependant la carte a microprocesseur reste un produit de l'ingenierie electronique peu connu des informaticiens. Pourtant elle s'est averee la meilleure solution pour gerer la mobilite de l'utilisateur dans bien des cas. Aussi une nouvelle generation de cartes, equipees de veritables systemes d'exploitation, propose de charger dynamiquement donnees et codes issus de langages de programmation connus (java, visual basic, c). Cependant, les informaticiens n'ont fait aucune nouvelle utilisation de ces cartes ouvertes. Nous presentons dans ce document une etude des contraintes et besoins associes a ces nouvelles cartes. A partir de cette etude, nous avons defini une architecture logicielle distribuee entre la carte et son terminal. Nous avons prouve la validite de notre demarche en terme de securite, et une premiere maquette de cette architecture a ete realisee. Differentes experiences ont permis d'evaluer experimentalement les bien-fondes de notre demarche pour les elements logiciels que nous avons finalement places au cur de la carte.
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Osseiran, Adam. "Définition, étude et conception d'un microprocesseur autotestable spécifique : cobra." Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00320884.
Full textAbstract:
Description des différentes étapes de la conception d'un microprocesseur pour le contrôle des automatismes de sécurité, en particulier pour les systèmes de transport. Ce microprocesseur est autotestable, c'est-à-dire capable de détecter ses propres erreurs. La conception du circuit est basée sur les hypothèses de pannes au niveau analytique dans la technologie NMOS. Les blocs fonctionnels «Strongly Fault Secure» et les contrôleurs «Strongly Code Disjoint» sont à la base des circuits «Self-checking», dits autotestables. Le circuit COBRA démontre la faisabilité d'un microprocesseur autotestable. COBRA gère indépendamment 19 signaux différents, date des événements externes, mesure des fréquences, surveille 14 entrées logiques et possède 7 sorties indépendantes. Le programme d'application de COBRA est contenu dans une mémoire morte programmable externe de 16 Koctets adressés par 14 bits multiplexés sur le bus interne de 8 bits. COBRA contient également une liaison série, une mémoire à accès direct de 64 octets et 3 temporisateurs de 14 bits indépendants ainsi qu'une unité arithmétique et logique de 8 bits, COBRA exécute un jeu de 43 instructions
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Michel, Thierry Leveugle Régis. "Test en ligne des systèmes à base de microprocesseur." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00343488.
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Osseiran, Adham Courtois Bernard. "Définition, étude et conception d'un microprocesseur autotestable spécifique COBRA /." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00320884.
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19
Ziade, Haissam. "Methodes et outils pour le diagnostic fonctionnel de microprocesseurs." Toulouse, INSA, 1986. http://www.theses.fr/1986ISAT0006.
Full textAbstract:
Ce travail s'interesse au diagnostic fonctionnel de microprocesseurs. Deux objectifs essentiels sont vises: recherche de nouveaux mecanismes de defaillances dans le but d'enrichir la base de connaissance actuelle et aide a la localisation de defauts. Apres une etude bibliographique du probleme de diagnostic de microprocesseurs dans ses deux aspects: detection et localisation, une approche de diagnostic dite approche "a posteriori" est proposee. Elle permet la localisation d'anomalies dans des circuits defectueux a l'aide d'une suite d'actions du type hypotheses d'erreurs/validation. Les hypotheses d'erreurs sont determinees en fonction des symptomes reellement observes lors d'un test. Cette approche a ete mise en oeuvre en utilisant la chaine de test gapt. Elle a ete appliquee a un ensemble de microprocesseurs 80c86. Les resultats obtenus ont prouve l'efficacite de cette methode et la souplesse d'utilisation de la chaine de test gapt.
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Ragab, Sarwat Mazaré Guy. "Étude et réalisation d'un système microprocesseur pour le traitement des algorithmes parallèles." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00306970.
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21
Jay, Christian Saucier Gabrièle. ""HSURF" un microprocesseur facilement testable pour des applications à haute sûreté de fonctionnement /." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00320452.
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22
Quénot, Georges. "Conception d'un microprocesseur de comparaison dynamique pour la reconnaissance vocale." Paris 11, 1988. http://www.theses.fr/1988PA112129.
Full textAbstract:
Cette thèse expose le développement d'un processeur de comparaison pour la reconnaissance vocale. A ce titre elle peut intéresser aussi bien les spécialistes du traitement de la parole que ceux de la conception de circuit intégrés. Elle est divisée en cinq chapitres. Les chapitres 1 et 3 ont pour but d'introduire le lecteur aux techniques de la reconnaissance vocale et de la conception de circuits intégrés. Ils permettent aux non spécialistes de s'initier à l'un ou l'autre des deux domaines. Ils font un tour d'horizon rapide sur les techniques et l'état de l'art et les développements sont plutôt orientés vers les aspects concernant directement les applications au processeur de comparaison dynamique. Le chapitre 2 décrit l'architecture et le jeu d'instruction du circuit et explique comment cette architecture et les spécifications du circuit ont été obtenues en étudiant à la fois les besoins des algorithmes de programmation dynamique et les possibilités offertes par la technologie. Le chapitre 4 décrit de façon plus précise l'architecture interne du circuit, comment celui-ci fonctionne, comment il a pu être implanté physiquement de façon efficace et décrit les solutions techniques choisies pour résoudre un certain nombre de problèmes pratiques. Le chapitre 5 conclut le développement et explore les possibilités futures pour les processeurs de programmation dynamique. Dans les chapitre 2, 3 et 4 une attention particulière a été donnée aux problèmes mes d'industrialisation et notamment aux compromis entre le coût et les performances. Ce travail a été effectué dans le cadre d’une collaboration entre Bull SA, VECSYS SA et le LIMSI-CNRS et a été subventionné par France Télécom (contrat DAII 86. 35. 053).
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Abazi, Zineb. "Contribution à l'étude du test aléatoire de cartes à microprocesseur." Grenoble INPG, 1987. http://www.theses.fr/1987INPG0046.
Full textAbstract:
Etude theorique du test aleatoire consistant a evaluer la longueur de la sequence de test a appliquer aux entrees du systeme a tester. Ce test se fait sur une carte a microprocesseur. Le comportement de la carte est modelise par une chaine de markov
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Abazi, Zineb. "Contribution à l'étude du test aléatoire de cartes à microprocesseur." Grenoble 2 : ANRT, 1987. http://catalogue.bnf.fr/ark:/12148/cb37602038j.
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25
Quenot, Georges. "Conception d'un microprocesseur de comparaison dynamique pour la reconnaissance vocale." Grenoble 2 : ANRT, 1988. http://catalogue.bnf.fr/ark:/12148/cb37617764f.
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26
Kooli, Maha. "Analysing and supporting the reliability decision-making process in computing systems with a reliability evaluation framework." Thesis, Montpellier, 2016. http://www.theses.fr/2016MONTT252/document.
Full textAbstract:
La fiabilité est devenu un aspect important de conception des systèmes informatiques suite à la miniaturisation agressive de la technologie et le fonctionnement non interrompue qui introduisent un grand nombre de sources de défaillance des composantes matérielles. Le système matériel peut être affecté par des fautes causées par des défauts de fabrication ou de perturbations environnementales telles que les interférences électromagnétiques, les radiations externes ou les neutrons de haute énergie des rayons cosmiques et des particules alpha. Pour les systèmes embarqués et systèmes utilisés dans les domaines critiques pour la sécurité tels que l'avionique, l'aérospatiale et le transport, la présence de ces fautes peut endommager leurs composants et conduire à des défaillances catastrophiques. L'étude de nouvelles méthodes pour évaluer la fiabilité du système permet d'aider les concepteurs à comprendre les effets des fautes sur le système, et donc de développer des produits fiables et sûrs. En fonction de la phase de conception du système, le développement de méthodes d'évaluation de la fiabilité peut réduire les coûts et les efforts de conception, et aura un impact positif le temps de mise en marché du produit.L'objectif principal de cette thèse est de développer de nouvelles techniques pour évaluer la fiabilité globale du système informatique complexe. L'évaluation vise les fautes conduisant à des erreurs logicielles. Ces fautes peuvent se propager à travers les différentes structures qui composent le système complet. Elles peuvent être masquées lors de cette propagation soit au niveau technologique ou architectural. Quand la faute atteint la partie logicielle du système, elle peut endommager les données, les instructions ou le contrôle de flux. Ces erreurs peuvent avoir un impact sur l'exécution correcte du logiciel en produisant des résultats erronés ou empêcher l'exécution de l'application.Dans cette thèse, la fiabilité des différents composants logiciels est analysée à différents niveaux du système (en fonction de la phase de conception), mettant l'accent sur le rôle que l'interaction entre le matériel et le logiciel joue dans le système global. Ensuite, la fiabilité du système est évaluée grâce à des méthodologies d'évaluation flexible, rapide et précise. Enfin, le processus de prise de décision pour la fiabilité des systèmes informatiques est pris en charge avec les méthodes et les outils développésReliability has become an important design aspect for computing systems due to the aggressive technology miniaturization and the uninterrupted performance that introduce a large set of failure sources for hardware components. The hardware system can be affected by faults caused by physical manufacturing defects or environmental perturbations such as electromagnetic interference, external radiations, or high-energy neutrons from cosmic rays and alpha particles.For embedded systems and systems used in safety critical fields such as avionic, aerospace and transportation, the presence of these faults can damage their components and leads to catastrophic failures. Investigating new methods to evaluate the system reliability helps designers to understand the effects of faults on the system, and thus to develop reliable and dependable products. Depending on the design phase of the system, the development of reliability evaluation methods can save the design costs and efforts, and will positively impact product time-to-market.The main objective of this thesis is to develop new techniques to evaluate the overall reliability of complex computing system running a software. The evaluation targets faults leading to soft errors. These faults can propagate through the different structures composing the full system. They can be masked during this propagation either at the technological or at the architectural level. When a fault reaches the software layer of the system, it can corrupt data, instructions or the control flow. These errors may impact the correct software execution by producing erroneous results or prevent the execution of the application leading to abnormal termination or application hang.In this thesis, the reliability of the different software components is analyzed at different levels of the system (depending on the design phase), emphasizing the role that the interaction between hardware and software plays in the overall system. Then, the reliability of the system is evaluated via a flexible, fast, and accurate evaluation framework. Finally, the reliability decision-making process in computing systems is comprehensively supported with the developed framework (methodology and tools)
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Jamier, Robert. "Génération automatique de parties opératives de circuits VLSI de type microprocesseur." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00322276.
Full textAbstract:
Le compilateur de parties opératives Apollon qui est présenté dans cette thèse, génère automatiquement le dessin des masques de parties opératives de circuits VLSI de type microprocesseur à partir d'une description comportementale de niveau transfert de registres constituée d'un ensemble non ordonné d'instructions opératives. Une instruction opérative est formée d'un ensemble d'actions opératives dont le format est prédéfini (transferts - opérations unaires ou binaires et entrées-sorties) devant se dérouler en parallèle en au plus deux cycles opératifs. Un cycle opératif comprend 4 phases qui correspondent aux 4 phases d'exécution d'un transfert entre 2 registres. Apollon est basé sur un modèle dérivé de la partie opérative du MC68000. Ce modèle fournit à la fois: un modèle architectural: la partie opérative est formée d'un ensemble de sous parties opératives alignées à deux bus qui traversent tous les éléments d'une sous partie opérative; un modèle temporel: une opération prend 2 cycles, un transfert un seul; un modèle électrique: les bus sont complémentés et à précharge; un modèle topologique: le plan de masse est basé sur la structure en tranches appelée communément bis slice. Le compilateur génère d'abord l'architecture de la partie opérative, puis les spécification des masques à partir de cette architecture. Pour générer l'architecture de la partie opérative en un temps raisonnable, le compilateur doit recourir à des heuristiques. Pour générer le dessin des masques, le compilateur utilise l'assembleur de silicium Lubrick qui permet d'assembler et de connecter automatiquement les cellules de base des éléments fonctionnels de la partie opérative. Les spécifications des masques sont générées à partir des spécifications des cellules prédéfinies d'une bibliothèque NMOS.
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Deville, Damien. "CamilleRT : un système d'exploitation temps réel extensible pour carte à microprocesseur." Lille 1, 2004. https://ori-nuxeo.univ-lille1.fr/nuxeo/site/esupversions/9f245270-7f66-4a80-842b-e1a2e267e31b.
Full textAbstract:
Le logiciel carte est de plus en plus conçu pour supporter des contraintes temps réel. Par exemple, dans les cartes Java SIM, l'application principale èst chargée de générer une clef cryptographique de session pour chaque unité de communication consommée faute de quoi l'infrastructure GSM rompt la communication. Actuellement, les systèmes d'exploitation pour carte à puce ne gèrent l'aspect temps réel qu'au cas par cas. Ils ne permettent pas aux applications <
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DELORME, VINCENT. "Le microprocesseur f-risc : architecture haut niveau et environnement de programmation." Paris 6, 1994. http://www.theses.fr/1994PA066547.
Full textAbstract:
Une nouvelle architecture modulaire de type risc est developpee sur la base d'un jeu d'instructions a faible contenu semantique. Les specifications d'un premier microprocesseur issu de cette architecture et destine aux applications embarquees conduisent a la conception d'un circuit de complexite moderee. Ce processeur d'architecture externe de type harvard se compose en interne d'une unite centrale couplee a un processeur flottant simple precision par l'intermediaire d'un bus normalise. Le cur de type risc 32 bits muni d'un pipeline d'instructions a trois etages offre une architecture interne a piles comprenant plusieurs registres. L'etude de faisabilite debute par la traduction des specifications dans un langage de description hardware. Sous cette forme, les specifications servent de reference fonctionnelle pour le reste du processus de conception. Elles permettent d'obtenir directement un simulateur comportemental dont l'utilisation pour affiner l'architecture interne se revele primordiale. Un autre simulateur, architectural, plus rapide et destine au developpement d'outils logiciels est ecrit en langage c. Il regroupe une bibliotheque et des programmes d'interface dont certains font appel au systeme de fenetrage x window pour rendre plus convivial le dialogue homme machine. Developpes en parallele, les outils de developpement logiciel comprennent un assembleur muni d'une capacite limitee d'optimisation, un compilateur c de conception classique, un noyau forth destine a la realisation de petits systemes informatiques autour du processeur
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Carlier, David. "Représentation permanente, coordonnée par une carte à microprocesseur, d'un utilisateur mobile." Lille 1, 1998. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1998/50376-1998-27.pdf.
Full textAbstract:
L'informatique mobile est un domaine en pleine expansion notamment grace a la vulgarisation des reseaux de telephonie mobile tels que le gsm. Ces reseaux utilisent principalement une liaison radio et permettent de tout endroit de transmettre non seulement de la parole mais aussi des donnees informatiques. La mobilite des terminaux impose des contraintes de poids et d'encombrement drastiques et, par consequent, une quantite et une qualite des ressources limitees : puissance de calcul, taille memoire, interface homme-machine et autonomie d'energie imposant des connexions intermittentes. Le but de cette these est de proposer un modele permettant a un utilisateur mobile, a partir d'un terminal quelconque, d'utiliser des ressources lui etant attribuees sur des stations fixes connectees a un reseau. Le concept d'agent mobile permet d'associer a un utilisateur mobile un assistant logiciel le suivant dans ses deplacements afin de garantir une disponibilite optimale. Cet agent garantit une permanence minimale de l'utilisateur lorsque celui-ci n'est pas connecte. Le travail s'est, par consequent, concentre sur trois points : - la delegation de taches du terminal utilise par l'usager vers son agent mobile permettant de disposer d'un meilleur environnement d'execution. - une gestion du retour des resultats de taches vers l'usager en fonction de ses preferences, du materiel utilise et de ses connexions. - la personnalisation du terminal utilise par l'usager et une securite de la liaison avec son agent mobile grace a une carte a microprocesseur.
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Jamier, Robert. "Génération automatique de parties opératives de circuits VLSI de type microprocesseur." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37598480k.
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32
Paradinas, Pierre. "Biocarte intégration d'une carte à microprocesseur dans un réseau professionnel santé /." Grenoble 2 : ANRT, 1988. http://catalogue.bnf.fr/ark:/12148/cb37617286c.
Full text
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Jamier, Robert Courtois Bernard. "Génération automatique de parties opératives de circuits VLSI de type microprocesseur." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00322276.
Full text
34
Genestier, Philippe. "Conception de microprocesseurs à haut rendement." Phd thesis, Grenoble INPG, 1987. http://tel.archives-ouvertes.fr/tel-00325042.
Full text
35
Martinet, Bernard. "Contribution à l'évaluation de l'efficacité du test fonctionnel de microprocesseurs." Grenoble INPG, 1992. http://tel.archives-ouvertes.fr/tel-00004726.
Full textAbstract:
Dans le domaine du test de circuits complexes, a la fin des annees 70 apparait le concept de test fonctionnel : batir un test a partir seulement des fonctions realisees par le circuit en s'affranchissent completement de sa structure. La formidable evolution des microprocesseurs a mis ceux-ci au centre du debat suivant : comment realiser un test fonctionnel de tels circuits ? Bien que de nombreuses methodes de test fonctionnel de microprocesseurs aient ete proposees, un aspect important semble avoir ete neglige : la mesure de l'efficacite de ces methodes. Les rares tentatives effectuees dans ce domaine se sont basees sur un principe d'injection de fautes de collage dans des modeles de simulation du circuit a tester. Dans cette these l'efficacite du test fonctionnel est etudiee par une methode basee sur l'injection de defauts a lÕaide dÕequipements laser dans des circuits reputes bons. Le but est de constituer un echantillon realiste de circuits defectueux, possedant chacun un defaut plausible a un emplacement aleatoire. Diverses experiences realisees sur des microprocesseurs 8-bits et 16-bits du commerce (Motorola 6800 et 68000) sont presentees et permettent de tirer des conclusions sur la methode d'injection de defauts et sur l'efficacite du test fonctionnel par rapport a celle du test structurel du fabricant. Ceci aboutit a l'identification de ce qui est le role veritable du test fonctionnel pour les circuits complexes : l'aide a la validation de conception et au diagnostic
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Khan, Minhaj Ahmad. "Techniques de spécialisation de code pour des architectures à hautes performances." Versailles-St Quentin en Yvelines, 2008. http://www.theses.fr/2008VERS0032.
Full textAbstract:
Many applications are unable to obtain the peak performance offered by high performance architectures such as Itanium or Pentium-IV. This fact makes the code optimizations to be of utmost importance. Code specialization, which provides to the compilers, necessary information regarding important parameters in the code, is considered to be one of the most effective optimizations. Static specialization of code results in large code size, also referred to as, code explosion. Such large size of code results in cache misses and branch overhead, and also minimizes the effect of other optimizations. All these drawbacks deteriorate the performance of the application and necessitate the code to be specialized dynamically. The specialization of code is therefore performed by dynamic compilers and/or specializers by generating code at runtime, i. E. During execution of the program. The runtime specialization is not always beneficial since the runtime activities incur a large overhead during execution. This overhead can only be amortized by multiple invocations of the same code. Aimed at improving the performance of the applications, this thesis provides different strategies for specialization of code. By specializing code through static, dynamic and iterative compilation, we target the issues of code explosion and runtime overhead. Our Hybrid Specialization approach proceeds by specializing code and finding equivalent code versions. Instead of keeping all versions, any of these versions can be used as a template whose instructions are modified at runtime to adapt it to other versions. The performance is improved since the code is specialized at static compile time. The runtime specialization is therefore limited to modifying a small number of instructions. Different variants of these approaches address the issues of selection of variables for specialization, minimizing the number of compilations and reducing the frequency of runtime specialization. Our Iterative Specialization approach is able to optimize regular code by obtaining different optimization classes of some code which is specialized at static compile time. The code is iteratively transformed to benefit from these optimization classes and evaluated in order to obtain the best version. These approaches are portable and tested on high performance architectures like IA-64 and Pentium-IV using different versions of \textit{icc} and \textit{gcc} compilers. Using hybrid specialization and iterative specialization approaches, we are able to obtain a significant improvement in many complex benchmarks including SPEC, FFTW and ATLASDe nombreuses applications sont incapables d'utiliser les performances crêtes offertes par des architectures modernes comme l'Itanium et Pentium-IV. Cela rend critique les optimisations de code réalisée par les compilateurs. Parmis toutes les optimisations réalisées par les compilateurs, la spécialisation de code, qui fournit aux compilateurs les valeurs des paramètres importants dans le code, est très efficace. La spécialisation statique a comme défault de produire une grande taille du code, appelée, l'explosion du code. Cette grande taille implique des défaults de caches et des coûts de branchements. Elle même impose des contraintes sur d'autres optimisations. Tous ces effets rendent nécessaire de spécialiser le code dynamiquement. La spécialisation de code est donc effectué par lescompilateurs/specialiseurs dynamiques, qui générent le code àl'exécution. Ces approches ne sont pas toujours bénéfique puisque l'exécution doit subir un grand surcoût de géneration à l'exécution qui peut détériorer la performance. De plus, afin d'être amorti, ce coût exige plusieurs invocations du même code. Visant à améliorer les performances des applications complexes, cettethèse propose différentes stratégies pour la spécialisation du code. En utilisant la compilation statique, dynamique et itérative, nous ciblons les problèmes d'explosion de la taille du code et le surcoût en temps induit par la génération du code à l'exécution. Notre "Spécialisation Hybride" génère des versions équivalentes du code après l'avoir specialisé statiquement. Au lieu de conserver toutes les versions, l'une de ces versions peut être utilisée comme un template dont les instructions sont modifiées pendant exécution afin d'être adaptée à d'autres versions. La performance est améliorée puisque le code est spécialisé au moment de la compilation statique. La spécialisation dynamique est donc limitée à la modification d'un petit nombre d'instructions. Différentes variantes de ces approches peuvent améliorer laspécialisation en choisissant des variables adéquates, en diminuant le nombre de compilations et en réduisant la fréquence de laspécialisation dynamique. Notre approche "Spécialisation Itérative" est en mesure d'optimiser les codes régulier en obtenant plusieurs classes optimales du code spécialisé au moment de la compilation statique. En suite, une transformation itérative est appliquée sur le code afin de bénéficier des classes optimales générées et obtenir la meilleure version. Les expérimentations ont été effectuées sur des architectures IA-64 et Pentium- IV, en utilisant les compilateurs gcc et icc. Les approches proposées (Spécialisation Hybride et Itérative), nous permettent d'obtenir une amélioration significative pour plusieurs benchmarks, y compris ceux de SPEC, FFTW et ATLAS
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Matteï, Michèle. "Étude d'un moniteur temps réel pour microprocesseur INTEL 8085 et utilisation dans une application de télétransmission." S.l. : Université Grenoble 1, 2008. http://dumas.ccsd.cnrs.fr/dumas-00312789.
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Chen, Xin. "Rôle de Rrp6 dans l'expression des gènes." Thesis, Montpellier 1, 2012. http://www.theses.fr/2012MON13503/document.
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L'objectif de mon travail est de comprendre le rôle de Rrp6, une exoribonuclease 3'-5', dans l'expression des gènes. Dans ce but, j'ai utilisé le promoteur du virus de l'immunodéficience humaine (VIH-1) comme modèle d'étude de la régulation des gènes chez les mammifères. En utilisant ce modèle dans le chapitre 1 des résultats, nous avons montré l'existence d'un nouveau mécanisme de répression de l'expression des gènes dépendant de l'ARN qui requiert les actions combinées de Rrp6 et du microprocesseur. A la suite de ce travail, nous avons caractérisé les complexes de protéines associés à Rrp6 qui contribuent à cette répression de la transcription (résultats - chapitre 2). Ces deux études suggèrent un rôle de Rrp6 dans la répression de la transcription au niveau du promoteur du VIH-1 mais aussi sur certains gènes cellulaires. Au cours des études présentées dans le chapitre 1, nous avons observé une forte diminution de l'expression de la protéine Dicer dans les cellules déplétées de Rrp6. Dicer est un élément central de la régulation de la maturation des microARN (miRNA) et donc joue un rôle important dans tous les processus cellulaires qui sont régulés par les miRNA, incluant de nombreux processus biologiques et physiologiques. Ainsi, il est important de connaitre les voies de régulation de Dicer. Dans le chapitre 3 des résultats, nous décrivons un nouveau mécanisme de régulation de Dicer par Rrp6. En effet, nos résultats montrent que Rrp6 est nécessaire pour un epissage efficace de l'ARNm de Dicer. Nos travaux décrivent un nouveau role de Rrp6 dans des processus cellulaires distincts: transcription et splicingThe objective of my doctoral work was to understand the role of a 3' to 5' exoribonuclease, Rrp6, in gene expression. I used the Human Immunodeficiency Virus (HIV-1) promoter as a model to study gene regulation in mammalian cells. Using this model, in Result-chapter 1, we demonstrated a novel mechanism of RNA-dependent transcriptional gene silencing that depends on the cooperative activities of Rrp6 and microprocessor. Following this study, we characterized the Rrp6-containing complex that contributes to the transcriptional silencing at HIV-1 promoter (Result-chapter 2). These two studies suggest a role for Rrp6 in transcriptional repression at the HIV-1 promoter and also at a subset of cellular genes. During the course of our studies presented in chapter 1, we observed a dramatic decrease of Dicer protein level in the cells depleted of Rrp6. Dicer is a central regulator of microRNA (miRNA) maturation and therefore exerts an important role in all cellular processes that are regulated by miRNAs, including diverse biological and physiological processes. Thus, it is important to know how Human Dicer1 is regulated. In Result-chapter 3, we describe a new regulatory mechanism of Dicer1 expression by Rrp6. Indeed, our results demonstrate that Rrp6 is required for efficient splicing of Dicer1 mRNA. Our work describes a novel role for Rrp6 in distinct cellular processes: transcription and splicing
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Lucas, Luís. "Conception et realisation d'un microprocesseur vliw : methodologie de conception et implantation vlsi." Paris 6, 1995. http://www.theses.fr/1995PA066659.
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Cette these developpe differents problemes de la conception et de l'implantation d'un circuit integre complexe avec de fortes contraintes de performances et de surface, illustres par la realisation d'un microprocesseur a architecture vliw, stacs. Ce microprocesseur d'une complexite de 875 000 transistors, fabrique en technologie cmos 0,5 m, occupe une surface de silicium de 213 mm#2 dans un boitier de 428 broches. La frequence de fonctionnement prevue est de 30 mhz. L'implantation vlsi s'appuie sur l'utilisation d'une technique de dessin symbolique des masques sur grille fine fixe sans compaction. Cette technique nous a permis de concevoir, non seulement, une bibliotheque de plus de 600 cellules mais aussi l'assemblage complet du processeur, tout en garantissant une portabilite technologique. Le cout de fabrication d'un circuit integre etant trop eleve, une methode de conception descendante zero defaut fondee sur deux modeles est proposee. Le modele de reference de l'architecture dont les roles sont la mise au point du logiciel, l'analyse des performances et la generation de stimuli pour la mise au point du materiel, est ecrit en c. Un modele vhdl permet de modeliser le materiel et de piloter directement la generation automatique du dessin des masques. Le sous-ensemble vhdl defini autorise l'utilisation des techniques de preuve formelle et de synthese. La verification temporelle s'appuie sur une nouvelle approche: l'analyse temporelle statique hierarchique. Cette these aborde, egalement, la distribution d'horloge et d'alimentations, la methode de conception des generateurs parametrables de blocs complexes, la realisation d'un banc de 64 registres avec 6 acces en lecture et 4 acces en ecriture
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Paradinas, Pierre. "La Biocarte : intégration d'une carte à microprocesseur dans un réseau professionnel santé." Lille 1, 1988. http://www.theses.fr/1988LIL10100.
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Jean, Sébastien. "Modèles et architectures d'interaction interne et externe pour cartes à microprocesseur ouvertes." Lille 1, 2001. https://pepite-depot.univ-lille.fr/RESTREINT/Th_Num/2001/50376-2001-329.pdf.
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La carte à microprocesseur a, en presque trente ans d'existence, conquis nos poches en rendant discrètement une multitude de services dans des domaines aussi variés que la finance ou la téléphonie. Aborder la carte à puce est un peu comme jouer à Tetris, jeu d'encastrement de polyominos. Ses contraintes matérielles sont si fortes qu'il faut arranger avec une compacité maximale les composants logiciels lui donnant corps. Son utilisation ne saurait se concevoir sans l'existence d'application cliente issue d'un système d'information réparti dans lequel elle s'intègre. Ceci induit alors un second type de puzzle, consistant à emboîter applications encartées et distantes, non trivial du fait des caractéristiques des cartes en termes de présence et de communication. L'émergence de cartes dites ouvertes, embarquant et exécutant plusieurs applications non-concurrentes, a enfin engendré un dernier type d'emboîtement, visant à faire coopérer plusieurs applications encartéesNous présentons le résultat de recherches portant sur les deux derniers types d'arrangements et poursuivant deux objectifs. Nous souhaitions, d'une part, définir un cadre cohérent pour l'intégration de cartes ouvertes réactives au sein de systèmes d'information répartis (i. E. Où les applications encartées peuvent être à la fois clientes et serveurs) et, d'autre part, pouvoir disposer d'un support de coopération interne permettant un partage fin, contrôlé et évolutif, tant des informations que des compétences des applications encartées. Apporter une réponse au premier problème a un impact sur l'ensemble de l'infrastructure logicielle. La solution que nous avons proposée, baptisée AWARE, est le reflet de cette globalité. Elle s'articule autour d'un modèle d'exécution multi-tâches pour cartes ouvertes, où l'ordonnancement des tâches s'effectue depuis l'extérieur de la carte, et s'accompagne d'un modèle de programmation facilitant la conception d'applications réparties intégrant de telles cartes. Nous avons également proposé un modèle de coopération intra-carte basé sur quelques-uns des principes des bases de données relationnelles
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Bensaoula, Salah. "Modèle et dispositifs pour l'évaluation de la charge mentale par la méthode de double tache." Saint-Etienne, 1987. http://www.theses.fr/1987STET4009.
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Ronnet, Jean-Christophe. "Etude et réalisations d'un dispositif de reconnaissance de chiffres manuscrits." Paris 6, 1987. http://www.theses.fr/1987PA066204.
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Aubert, Denis. "Etude, mise en œuvre et tests d'un simulateur de microprocesseur de traitement du signal." Nice, 1987. http://www.theses.fr/1987NICE4085.
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Présentation d'une nouvelle méthode de simulation des systèmes microprogrammes, utilisant le macro-assembleur. Cette méthode est appliquée sur un simulateur pour processeur de signal interne. Evaluation des performances de cette technique de simulation
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Laperrière, Louise. "Facteurs déterminants de l'intention des citoyens québécois d'utiliser une carte santé à microprocesseur." Thesis, National Library of Canada = Bibliothèque nationale du Canada, 2000. http://www.collectionscanada.ca/obj/s4/f2/dsk1/tape4/PQDD_0019/MQ48935.pdf.
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Draoua, Abdelkader. "Un générateur programmable de séquences d'impulsions à microprocesseur pour la spectrométrie de RQN." Paris 11, 1985. http://www.theses.fr/1985PA112070.
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On décrit l’architecture et la réalisation du GPSI et l’on donne le schéma électrique complet et le programme source. La commande du GPSI peut se faire localement au moyen d’un panneau de commande ergonomique, ou à distance avec une liaison RS 232 et un petit langage de communication. Des séquences d’impulsions (SI) composées de 1 à 4 impulsions et 1 à 4 délais distincts peuvent être générées. La répétition d’une partie de la SI est possible : par la programmation de 1 ou 2 boucles. Chaque durée est définie avec 4 chiffres significatifs. La résolution maximale est de 0,1 μs. La durée maximale programmable est 9999 s. Un microprocesseur gère la commande du GPSI et interprète les paramètres programmés d’une SI en données exécutables par un séquenceur microprogrammé qui génère les impulsionsArchitecture and building features of the PPSG are fully described and electrical diagram and source programme are given. The PPSG can be operated on local mode using an ergonomic keyboard on the front panel of the instrument or on remote mode via a RS 232 connection using a short special communication language. Pulse sequences (PS) can be generated with up to four pulses and four delays. Repetition of any part of the sequence is possible by programming one or two loops. Time durations are defined with four significant digits. Maximum resolution is 0,1 microsecond and maximum programmable time length is 9999 seconds. A microprocessor is used to control the generation of the pulse sequence by interpreting the parameters of the programmed sequence into data that can be later executed by a microprogrammed sequencer generating the pulse sequence
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Karmoudi, Abdelaziz. "Etude de faisabilité d'une antenne adaptative gérée par microprocesseur pour communications entre mobiles." Brest, 1987. http://www.theses.fr/1987BRES2005.
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On etudie principalement la faisabilite d'une antenne adaptative simple et de faible cout utilisee en communication mobile. Le principe de fonctionnement consiste a minimiser l'ecart entre le signal recu et un signal de reference le plus proche possible du signal utile que l'on cherche a recevoir. La commande de l'antenne est realisee par microprocesseur a partir des produits d'intercorrelation entre les signaux issus de chacun des elements de l'antenne et entre ces memes signaux et le signal de reference
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Lorriette, Patrick. "Modélisation des actionneurs servovalve-lignes-vérin pour le contrôle par microprocesseur d'asservissements d'effort." Compiègne, 1992. http://www.theses.fr/1992COMPD458.
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Cette étude traite de la recherche de stratégies de commande et de définition de structures hydrauliques pour mettre en œuvre un actionneur capable d'appliquer un effort variable sur une charge mobile dont le mouvement est aléatoire. Les critères pris en compte pour évaluer l'actionneur et sa commande sont les performances dynamiques et la sensibilité aux perturbations induites par les mouvements de la charge. Cette évaluation, l'élaboration de la commande et la définition de la structure hydraulique ont été basées sur une modélisation précise des phénomènes engendrés par le couplage du verin aux canalisations et la servovalve. Les modèles établis sous forme de quadripoles, ont été linearisés et explicites dans le domaine fréquentiel, pour corréler les caractéristiques du procédé (dimensions, compliances, point de fonctionnement. . . ) aux performances dynamiques. Les résultats font apparaitre une perturbation importante, consécutive aux mouvements du piston, qu'il convient de compenser. Les fonctions de transfert du procédé sont utilisées dans un premier temps comme support au développement de contrôleurs adaptatifs. L'évolution du comportement avec le point de fonctionnement a d'abord conduit à retenir un contrôleur adaptatif linéaire, articulé sur la base de la commande par modèle interne (CMI). Les performances obtenues ont montré l'incompatibilité d'une commande utilisant les caractéristiques évolutives du modèle tangent, avec les fortes non-linéarités de l'actionneur hydraulique. Afin d'y remédier, il a été développé un contrôle, associant au procédé une loi de commande non linéaire, globalement assimilable à la réciproque de son modèle, et incluant la compensation des perturbations. L'étude théorique validée par l'expérience a montré que la réduction de la capacité hydraulique par l'adjonction d'accumulateurs hydropneumatiques permet d'atteindre les hautes performances souhaitées en dynamique et en précision.
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Thorel, Pierre. "Contribution au test autonome des circuits VLSI : un microprocesseur à test aléatoire intégré." Grenoble INPG, 1987. http://www.theses.fr/1987INPG0088.
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Le test des circuits integres cmos a haute densite se heurte a deux difficultes. D'une part, la complexite croissante et la relative stabilite du nombre de broches limitent leur commandabilite et leur observabilite. D'autre part, leur test realiste se doit de prendre en compte certains defauts propres a la technologie cmos et susceptibles de donner a un dispositif combinatoire un comportement sequentiel. L'approche de test autonome integre proposee dans cette these offre une reponse sur ces deux points, tant pour le test de fin de fabrication que le test in situ. La methode choisie est basee sur le test aleatoire. Elle conduit a un resultat de type "bon/pas bon" (sans localisation de defauts). Le circuit dispose de deux modes de fonctionnement distincts : un mode normal et un mode test. En mode normal, le circuit remplit sa fonction nominale. En mode test, le circuit est excite par un generateur pseudo-aleatoire integre, ses reponses etant compactees en une signature. Apres une duree de test pre-etablie, la signature ainsi obtenue est comparee a celle d'un circuit correct. Cette approche est mise en oeuvre sur un circuit realise au cnet-cns : un microprocesseur 16 bits "mti". La generalisation des solutions utilisees dans "mti" est egalement abordee
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Jay, Christian. "HSURF, un microprocesseur facilement testable pour des applications à haute sûreté de fonctionnement." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375985022.
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