Academic literature on the topic 'MIPS (Arquitectura de computadoras)'

La siguiente propuesta profundiza la necesidad de acercar a los jóvenes hacia las disciplinas ciencia, tecnología, ingeniería, arte y matemáticas, las cuales proponen el acercamiento a la cultura maker. Estas se pueden aprender de diversas formas en el aula desarrollando competencias a través del hacer mas no el ver. De esta manera los estudiantes pueden aprender conceptos teóricos aplicados en el aula, ya que la tecnología contribuye a que desarrollen en ellos cualidades y competencias tempranas que favorecen el emprendimiento, la cultura maker, así como el desarrollo de la investigación científica. En este artículo se describe la experiencia de estudiantes al hacer productos de alta y baja tecnología enfocados a favorecer la inclusión educativa, social y laboral de personas con discapacidad, desde la filosofía de un maker en la asignatura arquitectura de computadoras. La investigación de tipo exploratorio utilizó como instrumento la encuesta en línea a 43 estudiantes y entrevistas a 5 de ellos seleccionados al azar. Los resultados obtenidos permitieron conocer las características de los maker así como la experiencia adquirida en el proceso de aprendizaje donde se resalta que aprender a hacer despierta interés y rompe paradigmas en el proceso de enseñanza aprendizaje, porque se vuelve más real y con un sentido social.

<p style="text-align: justify;">Teniendo claro que la informática es una ciencia que, con los avances tecnológicos, se vuelve cada vez más compleja; puede inferirse entonces que sus ramas (programación, arquitectura de redes y computadoras, electricidad y electrónica, inteligencia artificial, entre otras) son aún más difusas. La complejidad de las redes informáticas radica en la mezcla de componentes de software y hardware al mismo tiempo. Con el presente artículo se pretende desarrollar el tema de la Arquitectura de Redes Informáticas, básicamente relacionado con un sistema que mediante una infraestructura de interconexión alámbrica o radioeléctrica entre equipos de trasmisión (hardware) y la ejecución de programas y protocolos de comunicación (software), es posible la transferencia de datos, a fines de compartir recursos e información. Este objetivo se estima alcanzar dentro del contexto y desarrollo de una investigación documental a nivel exploratorio, en la que se recurre a material didáctico, accedido de manera física, mediante textos especializados, como también a través de material digital encontrado mediante el motor de búsqueda de Google Académico®. Definitivamente, la idea es que el presente material sirva para aprendizaje básico de cualquier usuario de redes informáticas; asumiendo que estos hoy en día, seguramente tienen una noción de redes informáticas pero que desconocen cómo es que sucede todo ese proceso de envío y recepción de datos a través de impulsos eléctricos, ondas electromagnéticas y similares. Sin embargo, queda a criterio del lector aceptar o rechazar lo aquí expuesto.</p>

Desde años recientes, el paralelismo hace parte de la arquitectura de las computadoras personales al incluir unidades de co-procesamiento como las unidades de procesamiento gráfico, para conformar así una arquitectura heterogénea. Este artículo presenta la implementación de algoritmos de enjambres sobre esta arquitectura para resolver problemas de optimización de funciones, destacando su estructura inherentemente paralela y sus propiedades de control distribuido. En estos algoritmos se paralelizan los individuos de la población y las dimensiones del problema gracias a la granuralidad del sistema de procesamiento, que además proporciona una baja latencia de comunicaciones entre los individuos debido al procesamiento embebido. Para evaluar las potencialidades de los algoritmos de enjambres sobre la plataforma heterogénea, son implementados dos de ellos: el algoritmo de enjambre de partículas y el algoritmo de enjambre de bacterias. Se utiliza la aceleración como métrica para contrastar los algoritmos en la arquitectura heterogénea compuesta por una GPU NVIDIA GTX480 y una unidad de procesamiento secuencial, donde el algoritmo de enjambre de partículas obtiene una aceleración de hasta 36,82x y el algoritmo de enjambre de bacterias logra una aceleración de hasta 9,26x. Además, se evalúa el efecto al incrementar el tamaño en las poblaciones donde la aceleración es significativamente diferenciable pero con riesgos en la calidad de las soluciones.

Information and Communication Technologies (ICT) are incorporated into everyday processes in people's practical lives. Man's demands for technology are increasing, significantly reducing the time of use of the media, causing the phenomenon known as technological obsolescence. The problems described above directly impact the environment through garbage dumps, the escape of particles into the seas, among other effects. In Cuba, numerous efforts are being made to reduce the impact on the ecology for which a recycling program has been drawn up through the Raw Materials Company. However, there are components that, due to their nature of construction or composition, are not possible to recycle with the tools that the country currently has. This research describes a solution to the problem posed by creating a methodological proposal aimed at technological reuse. The field of action is the Computer Architecture subject taught in the Computer Science Engineering career, a set of activities is proposed for distribution in the subject contents.

En el presente trabajo se explicará la virtualización en procesos de control de pedidos de tuberías con VMWare, a través, de la implementación de multiplex, servidores y desktop virtuales, que ayudan a controlar los procesos que se necesitan para el pedido de la tubería en la planta, radicando esto, en un gran avance en términos informáticos. El objeto principal de este artículo es dar a conocer la utilidad de la virtualización en empresas con producciones en masas. Esta gran herramienta tecnológica posibilita alojar virtualmente varias computadoras en una maquina real, sacando el mayor provecho del software y ahorrando en hardware. Innovar es la clave de esta herramienta, permite mejorar y agilizar los procesos dedicados a la manufactura de tubería de alta presión; de igual manera, se mostrara su debida aplicabilidad, permitiendo renovar el modelo actual de trabajo; creando una arquitectura extremadamente flexible y amigable en los procesos internos de la producción; se podrá observar la infraestructura requerida y, su debida implementación. La virtualización como estrategia de negocios es nuevamente usada, ya que la misma da como resultado una producción eficaz, ahorro energético, reducción de componentes electrónicos, recuperación rápida de datos, y la eficiencia en los procesos cotidianos de las empresas.

La secuenciación de la próxima generación es cada vez más creciente y requiere recursos informáticos a gran escala para manejar la enorme cantidad de datos producidos. El paradigma Cloud computing fácilmente maneja datos enormes, pero el problema central con este paradigma es la transferencia de datos enormes hacia y desde las computadoras en cloud debido al ancho de banda limitado que radica en la naturaleza centralizada de la arquitectura Cloud computing la cual está localizada lejos de los usuarios. Una arquitectura donde la potencia de computación se distribuya de manera más uniforme en toda la red es una forma de combatir este problema. La arquitectura debe llevar la capacidad de procesamiento hacia el borde de la red, más cerca de la fuente de los datos. Para esta propuesta, Fog computing ofrece una solución prometedora para acercar las capacidades computacionales a los datos generados y será la solución para ganar fuerza en la investigación genómica. Proponemos un nuevo modelo llamado Collaborative-Fog (Co-Fog) que adopta los paradigmas Fog y Cloud computing para administrar grandes conjuntos de datos genómicos y para permitir la comprensión de cómo las partes interesadas pueden gestionar la interacción y la colaboración. El presente trabajo describe el modelo Co-Fog que promete un mayor rendimiento, eficiencia energética, menor latencia, tiempo de respuesta más rápido, escalabilidad y una mejor precisión localizada para futuras colaboraciones a gran escala en la genómica.

La tecnología 5G está transformando nuestras redes críticas, con implicaciones a largo plazo. Dado que 5G está en transición a una red puramente basada en software, las mejoras potenciales serán las actualizaciones de software, como la forma en que se actualizan los teléfonos inteligentes en la actualidad. Para la empresa global, la llegada de 5G sería disruptiva. Las soluciones largamente esperadas para una variedad de fallas en los sistemas clave de networking surgirán debido a la adopción de la red 5G. Además, las deficiencias de la tecnología en términos de contribuir al crecimiento empresarial y al éxito se pondrán de cabeza. La parte más complicada de la carrera 5G real es reestructurar la forma en que protegemos la red más crítica del siglo XXI y el ecosistema de dispositivos y aplicaciones que surgen de esa red debido a las vulnerabilidades cibernéticas del software. Las nuevas tecnologías habilitadas por las nuevas aplicaciones que se ejecutan en redes 5G tienen mucho potencial. Sin embargo, a medida que avanzamos hacia un futuro conectado, se debe prestar igual o mayor atención a la protección de esos enlaces, computadoras y aplicaciones. En este artículo se abordan los aspectos clave de la estandarización y la arquitectura 5G. También se proporciona un resumen detallado de los modelos comerciales de redes 5G, casos de uso y ciberseguridad. Además, se realiza un estudio de métodos de simulación por computadora y bancos de pruebas para la investigación y el desarrollo de posibles propuestas de redes 5G, que son elementos que rara vez se abordan en estudios y artículos de revisión actuales.

Desarrollo e implementación de la interface SBA para un núcleo pWM de 16 canales independientes programables Development and implementation of the SBA interface for a 16 independent programmable channels pWM Ip Core Renzo Bermúdez y Miguel Risco Centro de Investigación y Desarrollo en Ingeniería (CIDI) de la Facultad de Ingeniería Electrónica y Mecatrónica Universidad Tecnológica del perú DOI: https://doi.org/10.33017/RevECIPeru2010.0017/ RESUMEN Los Ip-Cores (Núcleos de propiedad Intelectual) son para el diseño de hardware lo que las librerías son para la programación de computadoras. Se suelen utilizar en la forma de un circuito discreto integrado, donde la “placa de circuito” es un diseño más grande en ASIC o en FpGA. Un núcleo de propiedad intelectual a menudo adopta la forma de un programa de computadora escrito en el HDL, tales como Verilog, VHDL o SystemC. Idealmente, un Ip-Core debe ser totalmente “portable”, es decir, que fácilmente se pueda adaptar a cualquier tecnología de otros proveedores o diferentes métodos de diseño. Los Receptores/Transmisores Asíncronos Universales (UART), las Unidades Centrales de procesamiento (CpU), los Controladores Ethernet, las Interfaces pCI, son algunos ejemplos de Ip-Cores. En este trabajo, se presenta la adaptación de un IpCore pWM de 16 canales a una estructura de bloques independientes similar a los SoC (System on Chip). No se ha implementado un microprocesador como maestro del sistema; en su lugar una máquina de estado compleja administra un bus con la finalidad de ahorrar recursos en la FpGA. Esta máquina de estado compleja, que hace las veces de controlador del sistema, se encuentra dentro de una disposición a la que se le denomina SBA (Simple Bus Architecture) o Arquitectura Simple de Bus, la cual no es más de una simplificación de las señales y reglas que establece la especificación Wishbone. El sistema así integrado permite la configuración de 16 salidas digitales pWM independientes en modo de bajo rizado. Si bien en el ejemplo que se presenta en este trabajo muestra un solo IpCore pWM instanciado, esto no supone un límite. El núcleo pWM implementado no hace uso de recursos específicos o especiales de la FpGA, lo que permite que la cantidad de bloques instanciados pueda crecer tanto como bloques genéricos configurables en la FpGA se encuentren disponibles. Es decir, por cada núcleo instanciado se dispondrá de 16 canales pWM independientes que poseerán una posición de programación específica dentro del mapa de direcciones del SBA. Descriptores: FPGa, PWm, system on chip. ABSTRACT iP cores (intellectual Property cores) are for hardware design what libraries are for computer programming. They are typically used in the style and form of a discrete integrated circuit, where the “circuit board” is a larger design in asic or FPGa. a core intellectual property often takes the form of a software program written in hDl such as verilog, vhDl or systemc. ideally, an iP-core must be fully portable, meaning that it can be easily adapted to any technology from other suppliers or different design methods. receivers/transmitters universal asynchronous (uart), central Processing units (cPu), ethernet controllers, interfaces Pci are examples of iP-cores. This paper presents the adaptation of a 16-channel PWm iPcore to a separate brick structure similar to soc (system on chip). We did not implement a microprocessor as master of the system, instead a complex state machine runs a bus in order to save resources in the FPGa. This complex state machine that acts as the controller of the system is within a provision which is called sba (single bus architecture), which is just a simplification of the signals and rules establishing the Wishbone specification. The system thus allows the configuration of 16 independent PWm digital outputs in low ripple mode. While the example presented in this work shows a single PWm iPcore instantiated this is not a limit. The implemented PWm core does not use specific or special resources of the FPGa, which allows that the number of instantiated blocks can grow as much as configurable generic blocks in the FPGa become available. That is, for each instantiated core there will be 16 independent PWm channels that will have specific preset positions within the address map of the sba. Keywords: FPGa, PWm, system on chip.

Mestrado em Engenharia de Computadores e Telemática<br>A influência da tecnologia digital é extremamente significativa em campos tão diversos como, por exemplo, o das telecomunicações onde as comunicações digitais adquiriram já uma individualidade própria, ou o do controlo onde os processadores digitais ocupam hoje um lugar indispensável. A rápida evolução sentida na última década nas técnicas digitais, nomeadamente no domínio dos mini e micro-computadores, impõe uma constante reestruturação curricular que permita ir além do âmbito limitado das disciplinas de “Arquitectura de Computadores”, “Sistemas Digitais”, “Computação Reconfigurável” ou “Modelação e Síntese de Computadores”, disciplinas estas leccionadas na Universidade de Aveiro aos cursos de Mestrado Integrado de Engenharia em Computadores e Telemática (MIECT) e Mestrado Integrado em Engenharia de Electrónica e Telecomunicações (MIEET). O conhecimento do funcionamento dos computadores é muito importante para permitir que os estudantes de engenharia compreendam alguns conceitos da área de processamento de informação, a adaptabilidade de diversos algoritmos por simples programação, assim como a modularidade inerente aos sistemas digitais. Nesta dissertação é apresentado um método que irá fazer uso dos conhecimentos adestrados nas disciplinas anteriormente mencionadas, aplicando-os de modo a que a aprendizagem em circuitos digitais, computação reconfigurável e arquitectura de computadores, vá para além do uso de software para simulação de um processador: a implementação real em hardware de um processador de arquitectura MIPS utilizando VHDL. As ferramentas desenvolvidas nesta dissertação possibilitam aos alunos projectar, implementar e executar um processador MIPS Single Cycle de 32 bits na placa DETIUA-S3, que contém como componente central a FPGA Spartan3 XC3S400 da Xilinx. Este documento apresenta as várias etapas da evolução das ferramentas criadas: • A implementação de um processador MIPS Single Cycle utilizando a linguagem de descrição de hardware VHDL; • A evolução de um protocolo de comunicação existente para interacção entre a placa DETIUA-S3 e um computador via USB (Universal Serial Bus), tendo sido efectuadas alterações de modo a que permita o total controlo por software do processador desenvolvido; • Uma aplicação, nomeada de “iCmips 1.0”, que faz uso do protocolo de comunicação implementado possibilitando: o O controlo total do processador MIPS desenvolvido, desde efectuar a execução de ciclos de relógio, reset, leitura e escrita de valores no processador; o Configuração da aplicação mediante a arquitectura do processador implementado, como por exemplo, a dimensão das memórias, número de CPIs (Cycles Per Instruction) necessários, nome, dimensão e número de sinais ligados ao protocolo de comunicação, entre outros; o Configuração do conjunto de instruções MIPS assembly que o processador suporta e um assembler interno capaz de interpretar essas instruções (que não sejam do tipo vírgula flutuante); o Um editor de texto embutido que facilita o carregamento e escrita de programas assembly, sua verificação semântica e sintáctica e conversão em código máquina para posterior envio para as memórias de instruções e/ou dados do rocessador implementado. O principal objectivo desta dissertação é então produzir uma nova ferramenta para ensino que possibilite aos alunos a aprendizagem dos mecanismos envolvidos em computação reconfigurável e arquitectura de computadores de uma forma simples, interactiva e cativante. Os resultados obtidos demonstram a viabilidade e funcionalidade do sistema implementado, mas só com o envolvimento dos alunos na realização de exercícios como o desenvolvimento de alguns dos componentes do processador MIPS Single Cycle de 32 bits, inicialmente ocultados pelo professor, ou mesmo o desenvolvimento completo de novos processadores de arquitectura MIPS fazendo uso das ferramentas criadas para comunicação e depuração, se poderá avaliar as potencialidades e carências do projecto desenvolvido. ABSTRACT: The influence of digital technology is extremely significant in fields as diverse as, for example, the telecommunications where digital communications have already gained own individuality, or the control where the digital processors occupy an indispensable place today. The rapid changes experienced in the last decade in digital techniques, particularly in the field of mini and micro-computers, requires a constant curricula restructuring that allows to go beyond the limited scope of the subjects of "Computer Architecture", "Reconfigurable Digital Systems" or "Processor Synthesis and Modeling", disciplines taught at the University of Aveiro within Computer Engineering curriculum and Electrical Engineering curriculum. The knowledge of computer operations is very important to enable engineering students to understand some concepts of information processing, programming and modularity inherent to digital systems. This dissertation presents a method that will deepen the expertise within the mentioned disciplines, so that the learning goes beyond the use of software for simulation of a processor to the actual implementation in hardware of a MIPS processor architecture using VHDL. The tools developed in this dissertation enable the students to design, implement and execute a MIPS Single Cycle 32-bit processor on the DETIUAS3 board, which contains as a central component the Xilinx Spartan3 XC3S400 FPGA. This document presents the various stages in the development of tools created: • Implementation of MIPS Single Cycle 32-bit processor using VHDL hardware description language; • Evolution of an existing communication protocol for interaction between the DETIUA-S3 board and a host computer via USB (Universal Serial Bus), which suffered modifications to be able to control the developed processor by software; • An application named "iCmips 1.0", which uses the communication protocol and allows the following: o Total control of the developed processor: generation of clock cycles, reset cycles, reading and writing values to the processor; o Configuration of software parameters, such as memory size, number of CPI (cycles per instruction), name, size, and number of signals used in communication protocol, etc., according to the implemented processor architecture; o Configuration of instructions supported by MIPS processor and used by an internal assembler; o A text editor, which facilitates writing assembly language programs, provides for syntactic and semantic code verification, and generates machine code that is further loaded to instruction/data memories of the implemented processor. The main aim of this dissertation is to produce a new tool for education, enabling students to learn the mechanisms involved in “Reconfigurable Digital Systems” and “Computer Architecture” in a simple, interactive and engaging way. The results obtained demonstrate the feasibility and functionality of the implemented system but only with the involvement of students (in conducting exercises such as the development of some components of the MIPS Single Cycle 32-bit processor, initially omitted by the teacher, or even the complete task of developing new MIPS processors architectures using the tools created for communication and debugging), it will be possible to evaluate the strengths and weaknesses of the developed project.

El documento digital no refiere asesor<br>Publicación a texto completo no autorizada por el autor<br>Desarrolla el diseño de un procesador segmentado con la finalidad de ayudar a los estudiantes en el aprendizaje del desempeño de este tipo de procesadores, principalmente cuando se presentan conflictos con relación a la secuencia de instrucciones utilizadas y sus dependencias. Para ello se utilizan técnicas hardware, tales como el adelantamiento de datos, inserción de burbujas, y anticipación de riesgos. Estos métodos se aplican para la arquitectura MIPS que consta de una segmentación de 5 etapas y cumple con las características de la arquitectura ISA tipo RISC empleada ampliamente en la temática de “Arquitectura de Computadoras”. El método empleado es desarrollar cada vez una nueva versión del procesador adaptado para solucionar el nuevo paradigma mostrando la mejora en su desempeño luego de hacerlo, así tendremos una versión que muestra la solución por riesgos de dependencia de datos. Otra versión del procesador para el caso en que una instrucción dependa del dato de una instrucción de carga, para finalmente realizar una última versión que solucione las dependencias debido a las bifurcaciones, que vienen a ser las más características y que presenta dificultad de asimilar en esta parte de la temática, tanto por la poca afición a la lectura del estudiantado como a la baja comprensión lectora que se tiene. El proceso de ver los eventos y simularlos más que solo verlos estáticamente permitirá una mejor y rápida comprensión de estos fenómenos así como su interacción al modificar los programas y el hardware del procesador respectivo.<br>Tesis

El curso de especialidad de Arquitectura de Computadoras y Sistemas Operativos, de las carreras de Ciencias de la Computación(CC), Ingeniería de software(ISW) e Ingeniería de Sistemas de Información (ISI), es de carácter teórico-práctico y está dirigido a los estudiantes del cuarto ciclo para las tres carreras. El curso busca desarrollar la competencia general de Manejo de la Información y la competencia específica de aplicación de conocimientos de ciencias acorde con el ABET-Student Outcome (A). El curso realiza una exploración desde la matemática digital y circuitos digitales hacia las componentes principales de la arquitectura de un computador como procesador (CPU), memoria, buses, GPU, entradas y salidas (E/S). Al mismo tiempo se establece el funcionamiento del sistema operativo y su integración con la memoria real, memoria virtual, procesos, sistemas de archivos, entre otros. Así como también se analizan y aplican los diversos algoritmos matemáticos con que trabajan estos componentes tanto de hardware como de software. Debido a la inclusión de tecnologías emergentes, el curso permite realizar una actualización destacando el cambio generacional hacia los dispositivos móviles, infraestructura de servidores y almacenamiento empresarial, arquitectura ARM (tabletas y celulares), Cloud Computing, entre otros; cubriendo de esta forma la era posterior a la computadora personal (PC), avanzando hacia la informática móvil en la nube.

Ante la inmensa velocidad de los procesadores que a medida del tiempo se va incrementando, el límite es mayor entre la transferencia de la memoria principal (RAM) y el CPU; ante esto se plantearon soluciones, una incrementar la velocidad de la RAM y otra, quizá la más óptima, agregar un nuevo componente al PC: la memoria caché.

El filtro mediano es una de las operaciones básicas en el procesamiento de imágenes digitales, su función es la de eliminar el ruido impulsivo sin alterar la información de la imagen. A pesar de estas características, su uso se ve restringido debido al alto costo computacional del filtro. Las propuestas tradicionales de solución, consisten en disminuir la complejidad del algoritmo del filtro mediano, y en vectorizar los algoritmos existentes. Esta vectorización se realiza al utilizar las unidades SIMD (Single Instruction Multiple Data - Instrucción Única Múltiples Datos) de los procesadores modernos. Ésta les permite realizar una misma operación a un conjunto, o vector, de datos de manera simultánea, con lo que se obtiene un mejor desempeño computacional. En el presente trabajo se implementa el filtro mediano con el algoritmo vectorial propuesto por Kolte [1], el cual aprovecha las ventajas de las unidades SIMD. La eficiencia computacional de la implementación realizada se compara con el algoritmo Filtro Mediano en Tiempo Constante, propuesto recientemente por Perreault [2], el cual presenta una complejidad de O(1). La implementación realizada es 75 y 18.5 veces mas rápida que la implementación de referencia, para áreas de análisis de 3 x 3 y 5 x 5 respectivamente. Se concluye además que la vectorización de un algoritmo no necesariamente obtiene los mismos resultados que un algoritmo diseñado específicamente para ser implementado en unidades vectoriales [3].<br>Tesis

Los autovalores y autovectores son elementos muy utilizados en diversos problemas como análisis de estructuras, reconocimiento de imágenes, compresión de datos, solución de problemas electrodinámicos, entre otros. Existen muchos algoritmos para calcular y tratar con autovalores y autovectores mediante el uso de computadoras, sin embargo, cuando solo se requiere uno o unos pocos autovalores (los más significativos) y autovectores, se puede optar por Power Method o la Iteración Lanczos. Por otro lado, factores como la cantidad de información a procesar o la precisión deseada pueden significar tiempos de ejecución no aceptables para ciertas aplicaciones, surgiendo la alternativa de realizar implementaciones paralelas, siendo la arquitectura CUDA una de la mejores opciones actualmente. En la presente tesis se propone diseñar e implementar un algoritmo paralelo para la iteración Lancos en arquitectura CUDA, el cual es un método para el cálculo del mayor autovalor y su correspondiente autovector. La propuesta esta dividia en tres bloques principales. El primer bloque realiza la tridiagonalización parcial de una matriz cuadrada simétrica. El segundo bloque calcula la descomposición de Schur de la matriz tridiagonal obteniendo los autovectores y autovalores de esta. El tercer bloque calcula el mayor autovalor y su correspondiente autovector de la matriz inicial a partir de lo obtenido en etapas anteriores y determinará si es necesario seguir realizando cálculos. Los bloques trabajan iterativamente hasta encontrar resultados que se ajusten a la precisión deseada. Además de la implementación paralela en CUDA, se realizaron implementaciones en el entorno de simulación MATLAB y en lenguaje C secuencial, con el propósito de comparar y verificar una correcta y eficiente implementación paralela. Los resultados computacionales evaluados para una matriz de 4000 _ 4000 elementos reflejan un rendimiento de 13;4 y 5;8 al compararse la implementación en CUDA con MATLAB y C secuencial respectivamente. Estos rendimientos tienden a crecer mientras mayor sea el tamaño de la matriz. La organización de la tesis es: en el primer capítulo se describe la problemática del tema. En el segundo capítulo se explica la teoría correspondiente a Power Method y Lanczos, así como los algoritmos necesarios. En el capítulo tres se exponen conceptos fundamentales sobre arquitectura CUDA. El diseño del algoritmo paralelo se desarrolla en el capítulo cuatro. Finalmente, en el capítulo cinco, se muestran y analizan los resultados computacionales, seguidos de las conclusiones, recomendaciones y bibliografía.<br>Tesis

Hoy en día los científicos necesitan de aplicaciones de cómputo para realizar cálculos, validar modelos matemáticos o hacer simulaciones; requiriendo para esto del procesamiento de un gran volumen de datos. En ocasiones, los requerimientos computacionales para realizar estas tareas exceden las prestaciones que les puede brindar una computadora personal. En vista de esto, es necesario contar con una infraestructura de mayor escala, la cual permita realizar cálculos intensivos.<br>Tesis

En el presente documento se explicarán las consideraciones realizadas para implementar la convolución bidimensional en la arquitectura CUDA. En general se discutirá la metodología seguida y se mostrarán y analizarán los resultados obtenidos. Inicialmente en el Capítulo 1, a manera de introducción, se discutirá la programación en paralelo y los diferentes aspectos a tener en cuenta al desarrollar programas para arquitecturas concurrentes. De esta forma se pretende explicar conceptos importantes que servirán para poner la presente investigación en contexto y comprender mejor los siguientes capítulos. En el Capítulo 2 se describirá a profundidad los aspectos más importantes de la arquitectura CUDA así como la operación de convolución bidimensional. De esta manera se espera dejar claros los conceptos pertinentes. Posteriormente en el Capítulo 3 se explicará la metodología para el desarrollo de los programas realizados, detallándose las diferentes consideraciones para optimizar el desempeño y reducir el tiempo de ejecución de los mismos. Finalmente en el capítulo 4 se mostrarán los tiempos de ejecución obtenidos con los diferentes programas desarrollados. Estos se obtendrán al tomar en cuenta cada una de las optimizaciones mencionadas en el tercer capítulo con lo que se apreciará la mejora de desempeño en cada caso. A continuación se tomará la mejor de las implementaciones realizadas y se comparará con otras existentes para poner los resultados obtenidos en contexto. Por último se presentarán las conclusiones y recomendaciones pertinentes.<br>Tesis