Academic literature on the topic 'Processeurs à test en ligne intégré'

Cette thèse traite de la vérification en ligne, par des moyens matériels, du flot de contrôle d'un système a base de microprocesseur. Une technique de compaction est utilisée pour faciliter cette vérification (analyse de signature). La plupart des méthodes proposées jusqu'ici imposent une modification du programme d'application, afin d'introduire dans celui-ci des propriétés invariantes (la signature en chaque point de l'organigramme est indépendante des chemins préalablement parcourus). Les méthodes proposées ici, au contraire, ont comme caractéristique principale de ne pas modifier le programme vérifie et utilisent un dispositif de type processeur, disposant d'une mémoire locale, pour assurer l'invariance de la signature. Deux méthodes sont ainsi décrites. La première est facilement adaptable a différents microprocesseurs et présente une efficacité qui la place parmi les meilleures méthodes proposées jusqu'ici. La seconde methode a été dérivée de la première dans le but de diminuer la quantité d'informations nécessaire au test. Cette dernière methode a été implantée sur un prototype d'unité centrale d'automate programmable (avec la société télémécanique) et son efficacité a été évaluée par des expériences d'injection de fautes. Le cout d'implantation particulièrement faible dans le cas du prototype réalise peut permettre d'envisager une évolution de celui-ci vers un produit industriel

Cette these concerne le test en ligne de systemes a base de processeurs. Une nouvelle strategie de verification de flot de controle au niveau d'un programme d'application est proposee pour les processeurs risc. Comme la plupart des autres methodes, la technique presentee utilise une compaction d'information par division polynomiale. Les architectures risc sont etudiees afin de mettre en evidence les caracteristiques essentielles de l'execution pipelinee des instructions dans ces architectures. Un modele de pipeline, prenant en compte les branchements retardes et le deroulement des exceptions, est alors construit. La nouvelle strategie de test en ligne est deduite de ce modele. Cette technique est mise en uvre lors de la construction d'un moniteur destine au microprocesseur mc88100 de motorola. Cette application pratique montre le bien-fonde de la strategie proposee ainsi que son cout raisonnable. Cette these s'interesse aussi a la probabilite de masquage de l'analyse de signature utilisee dans le contexte du test en ligne de processeurs. Un simulateur de l'ensemble processeur, memoire et moniteur a ete construit; il permet d'injecter des erreurs suivant les principaux modeles courants. La conduite de nombreuses experimentations montre l'influence des structures de programme sur le masquage des erreurs dues a certains types de fautes. Ces probabilites de masquage ont des caracteristiques tres differentes de celles obtenues dans le cas ou la compaction est employee pour le test hors ligne pseudo-aleatoire de circuits. Contrairement a ce qui est communement admis dans la litterature, il n'est donc pas toujours correct de confondre ces deux utilisations de la division polynomiale vis-a-vis du calcul des probabilites de masquage d'erreur

Cette these propose des methodes de conception pour introduire des capacites de test en ligne dans des circuits integres sur silicium. La methode de test en ligne utilisee consiste a verifier un flot de controle par detection des chemins illegaux. Cette methode est appliquee a plusieurs niveaux d'abstraction, a savoir la verification du bon deroulement d'un programme d'application sur un systeme a base de microprocesseur, et la verification du bon fonctionnement du sequenceur interne d'un circuit. Pour faciliter ces verifications, deux techniques sont utilisees: la compaction par division polynomiale des donnees a verifier (respectivement, les codes des instructions du programme et les codes des etats du sequenceur) et l'insertion de proprietes invariantes sur la signature ainsi obtenue (la signature des donnees a verifier est, en chaque point de l'organigramme de controle, independante des chemins prealablement parcourus). L'implantation sur silicium de circuits complets a demontre que ces techniques de test en ligne entrainent un tres faible accroissement de la surface (5 a 10% en moyenne) et pratiquement aucune degradation des performances. Ce resultat est du a la prise en compte de la testabilite en ligne a un stade precoce de la conception. Les etudes de cas concernent une famille de microprocesseurs (16 a 32 bits) et un ensemble de sequenceurs concus selon ces methodes

La réduction des marges temporelles dans les circuits synchrones est une manière d'améliorer leur performance.En cas de vieillissement, de fluctuations de la tension d'alimentation ou de la température du milieu de mission, des réductions sévères des marges temporelles peuvent néanmoins avoir un impact négatif sur la fiabilité des circuits. La réduction des marges temporelles sans dégradation de la fiabilité peut être réalisée à l'aide des informations d'un contrôle en ligne de ces marges. Cette thèse porte sur l'étude du suivi en ligne des marges temporelles des circuits intégrés synchrones. La première contribution de ce travail consiste en une nouvelle solution shadow-scan bien adaptée au suivi en ligne des marges temporelles, permettant une mise en œuvre de bascules scan plus rapides et pouvant être gérées de façon transparente par les outils de conception du commerce. Une approche naturelle de mise en œuvre du suivi des marges temporelles est le déploiement de moniteurs sur tous les chemins critiques ou susceptibles de le devenir à cause du vieillissement ou des variations dues au processus de production.Dans des circuits très contraints en termes de temps de propagation, avec un grand nombre de chemins critiques, cette approche peut conduire à un surcoût en surface trop important pour un gain en performance limité. Afin de pouvoir réduire le nombre de moniteurs avec un impact limité sur la qualité du monitoring, la seconde contribution de ce travail est la proposition d'une nouvelle méthode d'évaluation de la qualité du monitoring d'un groupe de bascules.Cette méthode est basée sur l'estimation de la probabilité d'activation des moniteurs. Deux métriques sont proposées pour quantifier la qualité du suivi des marges temporelles. La première sert à estimer la couverture temporelle d'un groupe de bascules, alors que la deuxième permet d'évaluer la couverture spatiale.Enfin, en se basant sur ces deux métriques, la dernière contribution de ce travail est la démonstration du fait qu'il est possible avec un surcoût limité d'améliorer significativement la qualité du monitoring d'un circuit si les moniteurs sont adaptés aux cônes logiques qu'ils surveillent<br>Slack-time reduction is a way to improve the performance of synchronous sequential circuits. In the presence of circuit wear-out, supply voltage fluctuations and temperature variations, aggressive slack-time reduction can be achieved based on adaptive voltage and frequency scaling with feedback from in-situ slack-time monitoring. The first contribution of this work consist of a new shadow-scan solution which facilitates the implementation of faster scan Flip-Flops (FFs), enables in-situ slack-time monitoring and can be transparently handled by commercial tools for automated scan stitching and automated test pattern generation. A natural approach is to place in-situ slack-time monitors close to all sequential elements with incoming timing-critical paths or susceptible to become timing-critical due to wear-out or manufacturing variability. In latency-constrained circuits with large ratios of timing-critical paths, this methodology may result in large area overheads and minor power improvements. The second contribution of this work is an evaluation methodology of the monitoring quality delivered by a set of FFs. This methodology estimates monitor activation probabilities based on which two evaluation metrics are provided. On one hand, the expected ratio of clock cycles with at least one monitor activated can be used to estimate the temporal coverage of the in-situ slack-time monitoring scheme. On the other hand, the expected number of activated monitors per clock cycle can be used to evaluate the spatial coverage of the monitoring scheme. Finally, based on these metrics, it is shown that the monitoring quality can be significantly improved if the size of the detection window of each in-situ slack-time monitor is correlated to the slack-time of the monitored timing-critical paths

Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés.<br>Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours de fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles.<br>Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses.<br>Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.

Partant d'un jeu d'instructions spécifique à l'application (domaine des automatismes logiques), on propose une architecture permettant d'exécuter ledit jeu d'instructions et disposant de facilités de test en fin de conception et au cours de la vie du circuit. L'observabilité et la contrôlabilité du composant représentent une partie importante de l'étude. Après examen critique de plusieurs méthodes permettant de faciliter le test (en ligne et hors ligne) du circuit, un choix est réalisé afin d'intégrer dans l'architecture de ce dernier les dispositifs nécessaires à la mise en œuvre de certaines d'entre elles

Dans ce travail, l'auteur a effectué une étude complète de la testabilité des Pla et a proposé, pour les trois classes de test (hors ligne, en ligne et unifie) des schémas de test dont la compatibilité avec les Plas optimisés a été étudiée