Academic literature on the topic 'Radio-logicielle'

La radio logicielle est aujourd’hui un domaine d’embauche et une technologie qui pénètre de plus en plus l’industrie, au-delà des seules entreprises de conception et développement d’appareils radio. Plusieurs propositions de stage de fin d’étude d’ingénieurs ou de Master 2 sont directement centrées sur la radio logicielle chaque année. L’industrie, comme l’enseignement, utilise de plus en plus en effet des technologies de radio logicielle pour réaliser rapidement des preuves-de-concept et des démonstrateurs. Cet article vise à montrer comment on peut enseigner la radio logicielle.

Aujourd'hui, il y a une augmentation du nombre de normes étant intégré dans des appareils mobiles. Les problèmes principaux sont la durée de vie de la batterie et la taille de l'appareil. L'idée d'un Radio-Logiciel est de pousser le processus de numérisation aussi près que possible de l'antenne. Dans cette thèse, nous présentons la première mise en œuvre d'un récepteur radio-logiciel complet basé sur Sigma-Delta RF passe-bande, y compris un LNA à gain variable (VGLNA), un ADC Sigma-Delta RF sous-échantillonné, un mélangeur bas-conversion RF numérique et un filtre de décimation polyphasé multi-étage multi-taux. Le VGLNA élargit la gamme dynamique du récepteur multi-standard pour atteindre les exigences des trois normes sans fil ciblées. Aussi une architecture mixte, en utilisant à la fois Source-Coupled Logic (SCL) et des circuits CMOS, il est proposé d'optimiser la consommation des circuits RF numériques. Par ailleurs, nous proposons une architecture de filtre en peigne à plusieurs étages avec décomposition polyphase à réduire la consommation d'énergie. Le récepteur est mesuré pour trois normes différentes dans la bande de 2.4 GHz, la bande ISM. Les résultats des mesures montrent que le récepteur atteint 79 dB, 73 dB et 63 dB de plage dynamique pour les normes Bluetooth, ZigBee et WiFi respectivement. Le récepteur complet, mis en œuvre dans le procédé CMOS 130 nm, a une fréquence centrale accordable de 300 MHz et consomme 63 mW sous 1.2 V. Comparé à d'autres récepteurs, le circuit proposé consomme 30% moins d'énergie, la plage dynamique est de 21 dB supérieur, IIP3 est de 6 dB supérieur et le facteur de mérite est de 24 dB supérieur
Nowadays there is an increase in the number of standards being integrated in mobile devices. The main issues are battery life and the size of the device. The idea of a Software Defined Radio is to push the digitization process as close as possible to the antenna. Having most of the circuit in the digital domain allows it to be reconfigurable thus requiring less area and power consumption. In this thesis, we present the first implementation of a complete SDR receiver based on RF bandpass Sigma-Delta including a Variable-Gain LNA (VGLNA), an RF subsampled Sigma-Delta ADC, an RF digital down-conversion mixer and a polyphase multi-stage multi-rate decimation filter. VGLNA enlarges the dynamic range of the multi-standard receiver to achieve the requirements of the three targeted wireless standards. Also a mixed architecture, using both Source-Coupled Logic (SCL) and CMOS circuits, is proposed to optimize the power consumption of the RF digital circuits. Moreover, we propose a multi-stage comb filter architecture with polyphase decomposition to reduce the power consumption. The receiver is measured for three different standards in the 2.4 GHz ISM-band. Measurement results show that the receiver achieves 79 dB, 73 dB and 63 dB of dynamic range for the Bluetooth, ZigBee and WiFi standards respectively. The complete receiver, implemented in 130 nm CMOS process, has a 300 MHz tunable central frequency and consumes 63 mW under 1.2 V supply. Compared to other SDR receivers, the proposed circuit consumes 30% less power, the DR is 21 dB higher, IIP3 is 6 dB higher and the overall Figure of Merit is 24 dB higher

Aujourd'hui, il y a une augmentation du nombre de normes étant intégré dans des appareils mobiles. Les problèmes principaux sont la durée de vie de la batterie et la taille de l'appareil. L'idée d'un Radio-Logiciel est de pousser le processus de numérisation aussi près que possible de l'antenne. Dans cette thèse, nous présentons la première mise en œuvre d'un récepteur radio-logiciel complet basé sur Sigma-Delta RF passe-bande, y compris un LNA à gain variable (VGLNA), un ADC Sigma-Delta RF sous-échantillonné, un mélangeur bas-conversion RF numérique et un filtre de décimation polyphasé multi-étage multi-taux. Le VGLNA élargit la gamme dynamique du récepteur multi-standard pour atteindre les exigences des trois normes sans fil ciblées. Aussi une architecture mixte, en utilisant à la fois Source-Coupled Logic (SCL) et des circuits CMOS, il est proposé d'optimiser la consommation des circuits RF numériques. Par ailleurs, nous proposons une architecture de filtre en peigne à plusieurs étages avec décomposition polyphase à réduire la consommation d'énergie. Le récepteur est mesuré pour trois normes différentes dans la bande de 2.4 GHz, la bande ISM. Les résultats des mesures montrent que le récepteur atteint 79 dB, 73 dB et 63 dB de plage dynamique pour les normes Bluetooth, ZigBee et WiFi respectivement. Le récepteur complet, mis en œuvre dans le procédé CMOS 130 nm, a une fréquence centrale accordable de 300 MHz et consomme 63 mW sous 1.2 V. Comparé à d'autres récepteurs, le circuit proposé consomme 30% moins d'énergie, la plage dynamique est de 21 dB supérieur, IIP3 est de 6 dB supérieur et le facteur de mérite est de 24 dB supérieur
Nowadays there is an increase in the number of standards being integrated in mobile devices. The main issues are battery life and the size of the device. The idea of a Software Defined Radio is to push the digitization process as close as possible to the antenna. Having most of the circuit in the digital domain allows it to be reconfigurable thus requiring less area and power consumption. In this thesis, we present the first implementation of a complete SDR receiver based on RF bandpass Sigma-Delta including a Variable-Gain LNA (VGLNA), an RF subsampled Sigma-Delta ADC, an RF digital down-conversion mixer and a polyphase multi-stage multi-rate decimation filter. VGLNA enlarges the dynamic range of the multi-standard receiver to achieve the requirements of the three targeted wireless standards. Also a mixed architecture, using both Source-Coupled Logic (SCL) and CMOS circuits, is proposed to optimize the power consumption of the RF digital circuits. Moreover, we propose a multi-stage comb filter architecture with polyphase decomposition to reduce the power consumption. The receiver is measured for three different standards in the 2.4 GHz ISM-band. Measurement results show that the receiver achieves 79 dB, 73 dB and 63 dB of dynamic range for the Bluetooth, ZigBee and WiFi standards respectively. The complete receiver, implemented in 130 nm CMOS process, has a 300 MHz tunable central frequency and consumes 63 mW under 1.2 V supply. Compared to other SDR receivers, the proposed circuit consumes 30% less power, the DR is 21 dB higher, IIP3 is 6 dB higher and the overall Figure of Merit is 24 dB higher

Les architectures matérielles dédiées à la radio logicielle sont complexes à manipuler. L’automatisation du passage de la modélisation à l’implémentation a beaucoup d’avantages et représente des enjeux économiques importants. Dans la littérature, les approches proposées de modélisation de la radio logicielle sont spécifiques à des plateformes particulières. Le passage à l’implémentation se fait généralement par des techniques de compilation et de génération de code. Dans tous les cas, le programme exécutable généré est spécifique à une plateforme cible. Dans cette thèse, on propose un modèle de programmation orienté machine virtuelle qui permet d’exprimer différents protocoles de niveau physique indépendamment de la plateforme cible. A ce modèle on associe un langage compilable vers un byte-code exécuté par la machine virtuelle radio (elle même est exécutée par un processeur natif ou réalisée par un matériel dédié) pour la configuration et le contrôle des plateformes radios. La machine virtuelle radio a été d’abord expérimentée fonctionnellement sur une plateforme logicielle (PC) puis sur une plateforme réaliste avec considération des contraintes temps réel sur le système sur puce MAGALI (circuit du CEA-Leti). Pour valider le concept, des services de standards existants de couches physiques ont été implémentés. Les surcoûts de la machine virtuelle et du modèle de programmation ont été étudiés. Une évaluation quantitative expérimentale de ce surcoût a été réalisée et des techniques d’optimisations ont été proposées
The hardware architectures dedicated to software radio are complex to handle. Automatic transition from modeling to implementation has many benefits and represents important economic perspectives. However the proposed approaches for software radios modeling, found in the state of the art, are specific to particular execution platforms. Indeed, moving to implementation is generally done through compilation and code generation techniques. In all cases, the generated executable program is definitively targeted for a specific platform. In this thesis, we propose a virtual machine based programming model which can express different physical layer protocols independently of the target platform. To this model we defined an associated language compilable into a high level byte-code to be executed by the radio virtual machine (which itself is executed by either a classic native processor or dedicated hardware) for configuration and control of radio platforms. The radio virtual machine was first tested functionally on a software platform (PC). Then, it has been experimented on a realistic platform with real-time constraints consideration: the CEA-Leti MAGALI chip. To validate the concept, several transmit and receive services of existing physical layer standards have been implemented. The additional costs of the virtual machine and the programming model were studied. Quantitative experimental evaluations of these additional costs have been realized and optimization techniques have been proposed

Le manuscrit de cette Habilitation à Diriger des Recherches reprend quelques thèmes de mon parcours de recherche depuis 10 ans, et que l'on peut résumer ainsi. De la conception radio classique pendant ma thèse (à base d'ASIC) j'ai vécu la transition vers la conception radio logicielle (dans un laboratoire de recherche d'un grand groupe industriel) et enfin j'étends désormais en parallèle mes travaux vers la conception radio intelligente (dans un laboratoire de recherche académique). Cinq travaux sont repris dans ce mémoire, portant sur la radio logicielle et la radio intelligente. Ils correspondent à cinq des thèses que j'ai encadrées. Ils portent tout d'abord sur la contribution à une approche de conception pragmatique pour la radio logicielle orientée composants. La radio logicielle en effet implique l'utilisation de ressources de traitements multiples et hétérogènes, générant ainsi des difficultés de conception non encore résolues dans leur ensemble par la communauté de l'architecture. L'un des principes repose sur l'indifférence qu'il doit y avoir entre traitements logiciels et matériels, quel que soit leur niveau de reconfigurabilité. Un effort de formalisation de la conception radio logicielle est proposé dans un deuxième temps, dans une approche orientée opérateurs communs. L'idée repose sur la description à différents niveaux de granularité des opérateurs de traitement du signal afin de bénéficier de la réutilisation de motifs de calcul. Le travail d'optimisation consiste à sélectionner le niveau de granularité adéquate suivant les besoins du concepteur. La gestion de reconfiguration, qui est un point central si ce n'est le point distinctif de la radio logicielle est le cœur du troisième travail présenté. Sa généralisation à la radio intelligente permet d'aboutir dans un quatrième cas d'étude à la proposition d'une architecture de gestion radio intelligente : HDCRAM. Une modélisation de cette architecture est proposée sous la forme d'un méta-modèle exécutable. Cela permet notamment de disposer d'un simulateur de scénarios du comportement de l'architecture de gestion d'une radio intelligente et de pouvoir la dimensionner pour chaque scénario. Enfin la dernière étude porte sur la définition du concept de bulle sensorielle radio intelligente qui porte particulièrement sur l'ensemble des capteurs d'un équipement de radio intelligente. Les perspectives de ces travaux sont notamment d'étudier le troisième et dernier élément du cercle cognitif simplifié (après la reconfiguration et les capteurs) qu'est la prise de décision.

L'architecture conventionnelle utilisée par toutes les publications précédentes pour le récepteur de balayage de spectre est basée sur le CAN en BB, donc il a une consommation d'énergie élevée, une complexité plus élevée et souffre d'inadéquations de circuits et de non-linéarité. Dans ce travail, nous proposons d'utiliser un récepteur RF basé sur CAN delta-sigma en PB. Les CAN PB DS ajustables précédemment signalés implémentée de manière complexe. Nous présentons une implémentation efficace du CAN PB DS accordable. Un récepteur de détection de spectre, basé sur l'architecture frontale RF à faible consommation d'énergie proposée dans cette thèse, est également proposé. Le récepteur complet proposé ne souffre pas d'un déséquilibre 1/Q. Les résultats de simulation pour montrer l'impact de la non-linéarité du circuit sur les performances sont présentés. Une implémentation de circuit d'un backend numérique du système proposé est présentée. Cette implémentation comprend un mélangeur à conversion descendante efficace, un filtre de décimation, un bloc FFT et un module de détection d'énergie. L'implémentation a été validée à l'aide l'outil SignalTab. Des études, ne présentent que des résultats analytiques ou de simulation, visant à montrer l'impact du déséquilibre 1/Q sur les performances de détection du spectre ont déjà été publiées. Dans ce travail, nous présentons la première mesure matérielle du déséquilibre I/Q sur les performances de détection du spectre. Dans le domaine médical, nous présentons pour la première fois une étude de l'effet de l'exposition aux RF-EMF sur les nouveau-nés via une acquisition simultanée de signaux RF et de paramètres physiologiques
Spectrum sensing applications cover wide variety, such as efficient utilization of frequency spectrum, and in medical applications. The conventional architecture used by all the previous publications for spectrum sensing receiver is based on baseband ADC, hence it has high power consumption, higher complexity, and suffers from circuit mismatches and nonlinearity. In this work, we propose using an RF receiver based on bandpass delta-sigma ADC. It is much more convenient to have a tunable BP ΔΣ ADC to simplify the spectrum sweeping task. The previously reported tunable BP ΔΣ ADC’s are implementing tunability in a complex manner. We present an efficient implementation of tunable BP ΔΣ ADC with fixed ratio between the sampling frequency and center frequency. That fixed ratio further simplifies the implementation of the down conversion mixer and decimation filter which serve as the digital backend of the receiver. A spectrum sensing receiver, based on the power-efficient RF front end architecture proposed in this thesis, is also proposed. The proposed complete receiver does not suffer from I/Q imbalance that highly affect the spectrum sensing performance. Simulation results to show the circuit nonlinearity impact on the performance are presented. A circuit implementation of a digital backend of the proposed system is presented. This implementation comprises an efficient down conversion mixer, decimation filter, custom FFT block, and energy detection module. The implementation was validated on Altera FPGA using the on-chip logic analyzer via the SignalTab tool.Studies to show the impact of I/Q imbalance on spectrum sensing performance were previously published. Nevertheless, those publications presented only either analytical or simulation results. In this work, we present the first hardware measurement of the I/Q imbalance on spectrum sensing performance using a commercial SDR transceiver platform.In the medical field, we also present for the first time a study of the effect of RF-EMF exposure on neonates by performing a simultaneous acquisition of RF signals along with recording the physiological parameters of neonates. Using R-Studio, the stationarity of the signals to be correlated was checked, a transformation was performed on the non-stationary signals. Finally, cross correlation between the acquired RF signal (average of the whole spectrum or in a specific band) and each of the recorded physiological parameters did not show an observable impact of RF-EMF exposure on neonates

Cette étude répond au problème d'ordonnancement temps réel de composants logiciels s'exécutant sur un processeur de traitement du signal dans un contexte de radio logicielle. Elle vise ainsi à compléter l'offre en termes d'outillage de conception radio logicielle. Dans la pratique actuelle, l'ordonnancement temps réel des applications de traitement du signal flexibles s'exécutant sur un processeur donné, est effectué de manière manuelle, en utilisant des méthodes empiriques, et en prenant des marges non négligeables. Etant donnée l'augmentation pressentie du nombre de composants logiciels de la couche physique s'exécutant simultanément sur un même processeur dans les futures radios logicielles, ces méthodes seront sujettes à erreur, feront perdre beaucoup de temps et ne trouveront pas nécessairement de solutions d'ordonnancement valides même lorsqu'il en existera une. Pour cela, cette thèse définit un nouveau modèle de tâche représentant plus précisément le comportement des tâches dans certains contextes de radio logicielle : le modèle GMF (Generalized Multi-Frame) non cyclique. Pour ce modèle, nous présentons une formulation du calcul du temps de réponse des tâches, ainsi qu'un nouveau test de faisabilité suffisant pour des tâches s'exécutant sur un processeur avec la politique d'ordonnancement " Earliest Deadline First " (EDF). Nous fournissons aussi pour ce modèle de tâche un algorithme efficace, permettant la détermination exacte de la faisabilité temps réel. Nous présentons dans cette thèse un nouveau flot de conception IDM (Ingénierie Dirigée par les Modèles), permettant de spécifier les paramètres rendant possibles une analyse d'ordonnançabilité temps réel des composants logiciels s'exécutant sur un processeur dans une radio logicielle. Cette thèse propose des méthodes pour calculer les contraintes temporelles dans une radio logicielle. Elle présente les éléments du standard MARTE à utiliser pour renseigner les contraintes dans le modèle ainsi que les règles de transformations de modèles qui permettent d'obtenir un modèle exploitable par un outil d'analyse d'ordonnançabilité temps réel. Cette thèse présente une approche, implantée sous forme d'un outil de simulation, effectuant l'analyse d'ordonnancement temps réel des tâches de traitement du signal flexibles s'exécutant sur un processeur suivant une politique d'ordonnancement hybride. Cet outil est intégré au flot IDM proposé.

Cette étude répond au problème d’ordonnancement temps réel de composants logiciels s’exécutant sur un processeur de traitement du signal dans un contexte de radio logicielle. Elle vise ainsi à compléter l’offre en termes d’outillage de conception radio logicielle. Dans la pratique actuelle, l’ordonnancement temps réel des applications de traitement du signal flexibles s’exécutant sur un processeur donné, est effectué de manière manuelle, en utilisant des méthodes empiriques, et en prenant des marges non négligeables. Etant donnée l’augmentation pressentie du nombre de composants logiciels de la couche physique s’exécutant simultanément sur un même processeur dans les futures radios logicielles, ces méthodes seront sujettes à erreur, feront perdre beaucoup de temps et ne trouveront pas nécessairement de solutions d’ordonnancement valides même lorsqu’il en existera une. Pour cela, cette thèse définit un nouveau modèle de tâche représentant plus précisément le comportement des tâches dans certains contextes de radio logicielle : le modèle GMF (Generalized Multi-Frame) non cyclique. Pour ce modèle, nous présentons une formulation du calcul du temps de réponse des tâches, ainsi qu’un nouveau test de faisabilité suffisant pour des tâches s’exécutant sur un processeur avec la politique d’ordonnancement « Earliest Deadline First » (EDF). Nous fournissons aussi pour ce modèle de tâche un algorithme efficace, permettant la détermination exacte de la faisabilité temps réel. Nous présentons dans cette thèse un nouveau flot de conception IDM (Ingénierie Dirigée par les Modèles), permettant de spécifier les paramètres rendant possibles une analyse d’ordonnançabilité temps réel des composants logiciels s’exécutant sur un processeur dans une radio logicielle. Cette thèse propose des méthodes pour calculer les contraintes temporelles dans une radio logicielle. Elle présente les éléments du standard MARTE à utiliser pour renseigner les contraintes dans le modèle ainsi que les règles de transformations de modèles qui permettent d’obtenir un modèle exploitable par un outil d’analyse d’ordonnançabilité temps réel. Cette thèse présente une approche, implantée sous forme d’un outil de simulation, effectuant l’analyse d’ordonnancement temps réel des tâches de traitement du signal flexibles s’exécutant sur un processeur suivant une politique d’ordonnancement hybride. Cet outil est intégré au flot IDM proposé
This study addresses the problem of real-time scheduling of software components executing in a digital signal processor in a software radio context. It aims at providing new tooling for software radio design. Real-time scheduling analysis of flexible signal processing applications executing in a processor is currently done manually, using ad hoc methods, and taking significant margins. Given the foreseen increase of software components of the physical layer executing simultaneously on a processor in future software radios, these methods for scheduling analysis will be error-prone, time consuming and will often fail to find a feasible schedule even when one exists. For that purpose, this thesis defines a new task model which represents more precisely the behaviour of the tasks in certain software radio context: the non-cylic GMF (Generalized Multi-Frame) model. For this model, we present a formula to compute response time of tasks, as well as a new sufficient feasibility test for tasks executing in a processor according to the “Earliest Deadline First” scheduling policy. We also provide for this task model an efficient algorithm, for exact feasibility determination. We present in this thesis a new MDE (Model Driven Engineering) design methodology, to specify the parameters which make possible a real-time scheduling analysis of software components executing in a processor. This thesis proposes methods to compute real-time constraints in a software radio. It presents the elements of the MARTE standard to be used, to note the constraints in the model as well as model transformation rules to obtain a suitable model for real-time scheduling analysis. This thesis presents an approach, implemented as a simulation tool, to realize real-time scheduling analysis of tasks implementing flexible signal processing algorithms in a processor and scheduled according to a hybrid scheduling policy. This tool is integrated into the proposed MDE design methodology

Une radio logicielle (en anglais Software-Defined Radio ou SDR) est un système de communications numériques reconfigurable utilisant des techniques de traitement du signal sur des architectures numériques programmables. Avec l'émergence de nouveaux standards de communications complexes et la puissance de calcul grandissante des processeurs généralistes, il devient intéressant d'échanger l'efficacité énergétique des architectures dédiées contre la souplesse et la facilité d'implémentation sur processeurs généralistes.Même lorsque l'implémentation d'un traitement numérique est finalement faite sur une puce dédiée, une version logicielle de ce traitement s'avère nécessaire en amont pour s'assurer des bonnes propriétés de la fonctionnalité. Cela est généralement réalisé via la simulation. Les simulations sont cependant souvent coûteuses en temps de calcul. Il n'est pas rare de devoir attendre plusieurs jours voire plusieurs semaines pour évaluer les performances du modèle fonctionnel d'un système.Dans ce contexte, cette thèse propose d'étudier les algorithmes les plus coûteux en temps de calcul dans les chaînes de communication numériques actuelles. Ces algorithmes sont le plus souvent présents dans des décodeurs de codes correcteurs d'erreurs au niveau récepteur. Le rôle du codage canal est d’accroître la robustesse vis à vis des erreurs qui peuvent apparaître lorsque l'information transite au travers d'un canal de transmission. Trois grandes familles de codes correcteurs d'erreurs sont étudiées dans nos travaux, à savoir les codes LDPC, les codes polaires et les turbo codes. Ces trois familles de codes sont présentes dans la plupart des standards de communication actuels comme le Wi-Fi, l’Ethernet, les réseaux mobiles 3G, 4G et 5G, la télévision numérique, etc. Les décodeurs qui en découlent proposent le meilleur compromis entre la résistance aux erreurs et la vitesse de décodage. Chacune de ces familles repose sur des algorithmes de décodage spécifiques. Un des enjeux principal de cette thèse est de proposer des implémentations logicielles optimisées pour chacune des trois familles. Des réponses sont apportées de façon spécifique puis des stratégies d'optimisation plus générales sont discutées. L'idée est d'abstraire des stratégies d'optimisation possibles en étudiant un sous-ensemble représentatif de décodeurs.Enfin, la dernière partie de cette thèse propose la mise en œuvre d'un système de communications numériques complet à l'aide de la radio logicielle. En s’appuyant sur les implémentations rapides de décodeurs proposées, un émetteur et un récepteur compatibles avec le standard DVB-S2 sont implémentés. Ce standard est typiquement utilisé pour la diffusion de contenu multimédia par satellite. À cette occasion, un langage dédié à la radio logicielle est développé pour tirer parti de l'architecture parallèle des processeurs généralistes actuels. Le système atteint des débits suffisants pour être déployé en condition opérationnelle.Les différentes contributions des travaux de thèse ont été faites dans une dynamique d'ouverture, de partage et de réutilisabilité. Il en résulte une bibliothèque à code source ouvert nommée AFF3CT pour A Fast Forward Error Correction Toolbox. Ainsi, tous les résultats proposés dans cette thèse peuvent aisément être reproduits et étendus. Cette philosophie est détaillée dans un chapitre spécifique du manuscrit de thèse
A software-defined radio is a radio communication system where components traditionally implemented in hardware are instead implemented by means of software. With the growing number of complex digital communication standards and the general purpose processors increasing power, it becomes interesting to trade the energy efficiency of the dedicated architectures for the flexibility and the reduced time to market on general purpose processors.Even if the resulting implementation of a signal processing is made on an application-specific integrated circuit, the software version of this processing is necessary to evaluate and verify the correct properties of the functionality. This is generally the role of the simulation. Simulations are often expensive in terms of computational time. To evaluate the global performance of a communication system can require from few days to few weeks.In this context, this thesis proposes to study the most time consuming algorithms in today's digital communication chains. These algorithms often are the channel decoders located on the receivers. The role of the channel coding is to improve the error resilience of the system. Indeed, errors can occur at the channel level during the transmission between the transmitter and the receiver. Three main channel coding families are then presented: the LDPC codes, the polar codes and the turbo codes. These three code families are used in most of the current digital communication standards like the Wi-Fi, the Ethernet, the 3G, 4G and 5G mobile networks, the digital television, etc. The resulting decoders offer the best compromise between error resistance and decoding speed known to date. Each of these families comes with specific decoding algorithms. One of the main challenge of this thesis is to propose optimized software implementations for each of them. Specific efficient implementations are proposed as well as more general optimization strategies. The idea is to extract the generic optimization strategies from a representative subset of decoders.The last part of the thesis focuses on the implementation of a complete digital communication system in software. Thanks to the efficient decoding implementations proposed before, a full transceiver, compatible with the DVB-S2 standard, is implemented. This standard is typically used for broadcasting multimedia contents via satellite. To this purpose, an embedded domain specific language targeting the software-defined radio is introduced. The main objective of this language is to take advantage of the parallel architecture of the current general purpose processors. The results show that the system achieves sufficient throughputs to be deployed in real-world conditions.These contributions have been made in a dynamic of openness, sharing and reusability, it results in an open source library named AFF3CT for A Fast Forward Error Correction Toolbox. Thus, all the results proposed in this thesis can easily be reproduced and extended. This philosophy is detailed in a specific chapter of the thesis manuscript

Les techniques radio logicielle (RL) visent à offrir un accès à un large choix de standards de radiocommunications sur une architecture matérielle dont la grande flexibilité est nécessaire afin de répondre à la diversité des traitements à exécuter. La reconfigurabilité d'une plate-forme d'exécution hétérogène est donc un point clé technologique. La reconfigurabilité des systèmes RL doit répondre aux besoins d'adaptation des traitements pour répondre aux demandes de changements de contextes applicatifs. Nos travaux s'appuient sur l'analyse des traitements des couches physiques dans les chaînes d’émission des 3 standards de radiocommunications UMTS, GSM, 802. 11g. Nous proposons une analyse de factorisation des traitements multistandard afin de réduire le nombre de contextes à gérer. Nous déterminons les besoins de flexibilité des applications RL. Dans ce contexte, la gestion des configurations des plates-formes matérielles est une caractéristique essentielle d'un réel système RL. Nous proposons une approche hiérarchique et distribuée de la gestion de configuration ("HDCM") afin de répondre aux besoins de flexibilité des applications orientées flots de données implantées sur plate-forme hétérogène. La mise en œuvre d'applications sur des plates-formes hétérogènes reconfigurables et en particulier sur des circuits logiques configurables, nécessite la mise en place de méthodologies de conception afin d'extraire la reconfigurabilité potentielle de ces circuits. Nous apportons dans ces travaux différentes méthodologies de conception de systèmes sur puce dynamiquement et partiellement reconfigurables sur FPGA
The Software Defined Radio (SDR) techniques aim at offering an access to a broad choice of radio communications standards on a flexible hardware (HW) architecture which is necessary in order to answer the diversity of the processing to carry out. The digital communications techniques involve heterogeneous resources needs. The reconfigurability of a heterogeneous HW platform is thus a key features to a successful appearance of SDR systems. The reconfigurability of a SDR system must meet the needs for adaptation of the processing functions to answer the requirements of the contexts switching. Our work is based on the analysis of the baseband processing in the transmitting chains of the 3 standards UMTS, GSM and 802. 11g. We propose an analysis of factorization of the multistandard baseband processing in order to reduce the number of contexts to be managed and we determine the needs for flexibility of SDR applications. In this context, the configuration management of HW platforms clearly appears as the key feature of a SDR system. We propose a Hierarchical and Distributed Configuration Management (“HDCM”) approach in order to meet the needs of managing various types of flexibility of dataflow oriented applications mapped on heterogeneous HW. The implementation of applications on reconfigurable heterogeneous platforms and in particular on configurable logic devices, requires the uses of new design methodologies in order to extract the potential reconfigurability of these reconfigurables devices. We bring in this work various design methodologies that aim at designing partially and dynamically reconfigurable systems on chip and on FPGA

La radio à 60 GHz émerge comme l'un des candidats les plus prometteurs pour la transmission de données à haut débit (10 Gb/s) sur des courtes distances (1 à 10m). La radio 60 GHz à l’état de l’art utilise des émetteurs-récepteurs exclusivement analogiques. Les technologies CMOS sub-microniques profondes ont permis le développement de circuits de bande de base numériques pour les communications sans fil à plus basse fréquence. Dans ce travail une architecture d’émetteur numérique destinée aux communications à 60GHz a été étudiée. Elle est basée sur un interpolateur numérique et un DRFC (convertisseur direct numérique-RF), structure qui associe un DAC et un mélangeur pour réaliser une conversion directe du flux de données numériques à la fréquence RF. Le standard IEEE 802.15.3c pour communications sans fil à 60 GHz a été pris comme référence pour étudier l'émetteur proposé. Le flux de données numérique à la sortie en bande de base (échantillonnés à 2,5 Géch / s) doit être sur-échantillonné, et les répliques du signal aux multiples de la fréquence d'échantillonnage initiaux doivent être filtrés. Ces images sont atténués avec un interpolateur filtre FIR fonctionnant à 10 Gech/s.Un prototype de l'interpolateur à10Gech/s a été implémenté dans une technologie CMOS 65nm pour prouver la faisabilité du concept. Le filtre utilise des coefficients « puissances de deux » et de la logique dynamique pour atteindre le taux d'échantillonnage requis. Le circuit prototype de ce transmetteur démontre la pleine fonctionnalité jusqu'à 9,6 GHz et consomme 408mA (571mW) avec une tension d'alimentation de 1.4V. La surface de silicium centrale est de 650 x 170 um2
Recent deep sub-micron CMOS technologies have allowed the development of digital baseband circuits for wireless communications. 60 GHz radio has emerged as one of the most promising candidates for high-data-rate (10 Gb/sec), short-distance (1 to 10 m), wireless telecommunication systems. State-of-the-art 60 GHz radio use exclusively analog transceivers. Recent deep sub-micron CMOS technologies have allowed the development of highly digital transceivers for wireless communications in the lower GHz range. In this work, a digital transmitter architecture targeted at 60GHz c communications has been studied. It is based on the combination of an interpolator and a DRFC (digital-to-RF converter), structure which combines a DAC and mixer in order to realize a direct conversion of the digital data stream to the RF frequency. The 60 GHz wireless standard IEEE 802.15.3c has been taken as a reference to study the proposed transmitter. The digital data stream at the baseband output (sampled at 2.5 GS/s) needs to be oversampled and resulting replicas of the signal at multiples of the initial sampling frequency have to be filtered. Images at multiples of the initial sampling frequency are attenuated with an interpolator FIR filter working at 10 GS/s. A prototype of the 10GS/s interpolator has been implemented in a 65nm CMOS technology to prove the feasibility of the concept. The filter uses powers of two coefficients and dynamic logic to reach the required sampling rate. The fabricated prototype transmitter IC demonstrates full functionality up to a 9.6 GHz and consumes 408mA (571mW) with a 1.4V supply voltage. The core area is 650 x 170 um2