Academic literature on the topic 'Rekonfigurierbar'

Die flexible Produktion variantenreicher Produkte erfordert anpassbare und rekonfigurierbare Anlagenkomponenten. Dies gilt für neu zu errichtende Produktionslinien und für Bestandsanlagen. Ziel des künftigen Anlagenengineerings ist es daher, die Rekonfigurierbarkeit mechatronischer Systeme auf informationstechnische Modelle in der industriellen Automation zu übertragen. Exemplarisch wird im Beitrag der Ansatz einer serviceorientierten Architektur in der Automation für eine schrittweise Migration von Teilbereichen einer Bestandsanlage zu einer rekonfigurierbaren Anlage erläutert.

ZusammenfassungDurch zunehmende Agilität im Entwicklungsprozess, kürzere Lebenszyklen und sich ändernde Kunden- und Gesetzgeberanforderungen müssen Produktionssysteme wandlungsfähig sein. Aber jede Veränderung des Systemverhaltens muss anschließend auch erneut abgesichert werden. Zur Absicherung sicherheitskritischer Funktionen eignen sich formale Verifikationsmethoden. Allerdings ist hierzu ein hoher Modellierungsaufwand notwendig, was den Einsatz formaler Verifikationsmethoden in der Praxis hemmt. Zudem empfiehlt sich eine Überprüfung der zur formalen Verifikation eingesetzten Modelle. Zur Bewältigung der Herausforderungen für die Absicherung, die eine Rekonfiguration während des Betriebs nach sich zieht, werden in diesem Beitrag zwei vielversprechende und sich gegenseitig ergänzende Ansätze für die lebenszyklusübergreifende Absicherung von Produktionssystemen vorgestellt.

Abstract. Im Folgenden wird eine neue Methodik von FPAAs (Field Programmable Analog Arrays) gezeigt, die speziell für die Instantiierung von zeitkontinuierlichen (continuous-time, CT) Analogfiltern in Hardware entwickelt wurde. Die Chiptopologie beinhaltet 17 digital konfigurierbare analoge Blöcke (configurable analog blocks, CABs), die durch ein hexagonales Netzwerk miteinander verbunden sind. Jeder CAB ist aus einstellbaren Gm-C Integratoren aufgebaut, welche das analoge Signal sowohl formen und seinen Weg durch die Matrix festlegen, gleichzeitig aber auch die Grundbausteine für zeitkontinuierliche Hochfrequenzfilter darstellen. Intelligente Pufferspeicher für die Ein-/Ausgänge (IO-buffer) garantieren die Rekonfigurierung der Matrix mit minimaler Störung des kontinuierlichen Analogsignals. Die Architektur wird als Hardwareplattform für beliebige Schaltungen, welche aus einer gegebenen Anzahl an Gm-C-Zellen bestehen, eingeführt und verifiziert bevor eine exemplarische Instantiierung eines Butterworth Filters 4. Ordnung in Biquad Anordnung gezeigt wird.

Zur Sicherung der Wettbewerbsfähigkeit in dynamischen Märkten müssen produzierende Unternehmen ihre Produktionssysteme in häufigen Intervallen anpassen. Ein Ansatz, diesen Herausforderungen zu begegnen, sind rekonfigurierbare Produktionssysteme (englisch: Reconfigurable Manufacturing Systems – RMS). Vorgestellt wird ein neuer Ansatz für die Produktionsplanung und -steuerung (PPS) in RMS – bestehend aus einem Datenmodell, einem Konfigurationsmanagement und einer Planungsmethode.   Manufacturing companies have to adapt their manufacturing systems in frequent and short intervals to secure their competitiveness in dynamic markets. One approach to ensure companies’ success are Reconfigurable Manufacturing Systems (RMS). In this context, a new approach for production planning (PPC) in RMS, consisting of a data model, a configuration management and a planning method, is described in this paper.

Die enorme Steigerung der Leistungsfähigkeit integrierter Schaltkreise wird seit über 50 Jahren im Wesentlichen durch eine Verkleinerung der Bauelementdimensionen erzielt. Aufgrund des Erreichens physikalischer Grenzen kann dieser Trend, unabhängig von der Lösung technologischer Probleme, langfristig nicht fortgesetzt werden. Diese Arbeit beschäftigt sich mit der Entwicklung und Herstellung neuartiger Transistoren und Schaltungen, welche im Vergleich zu konventionellen Bauelementen funktionserweitert sind, wodurch ein zur Skalierung alternativer Ansatz vorgestellt wird. Ausgehend von gewachsenen und nominell undotierten Silizium-Nanodrähten wird die Herstellung von Schottky-Barrieren-Feldeffekttransistoren (SBFETs) mit Hilfe etablierter und selbst entwickelter Methoden beschrieben und die Ladungsträgerinjektion unter dem Einfluss elektrischer Felder an den dabei erzeugten abrupten Metall–Halbleiter-Grenzflächen analysiert. Zur Optimierung der Injektionsvorgänge dienen strukturelle Modifikationen, welche zu erhöhten ambipolaren Strömen und einer vernachlässigbaren Hysterese der SBFETs führen. Mit dem rekonfigurierbaren Feldeffekttransistor (RFET) konnte ein Bauelement erzeugt werden, bei dem sich Elektronen- und Löcherinjektion unabhängig und bis zu neun Größenordnungen modulieren lassen. Getrennte Topgate-Elektroden über den Schottkybarrieren ermöglichen dabei die reversible Konfiguration von unipolarer Elektronenleitung (n-Typ) zu Löcherleitung (p-Typ) durch eine Programmierspannung, wodurch die Funktionen konventioneller FETs in einem universellen Bauelement vereint werden. Messungen und 3D-FEM-Simulationen geben einen detaillierten Einblick in den elektrischen Transport und dienen der anschaulichen Beschreibung der Funktionsweise. Systematische Untersuchungen zu Änderungen im Transistoraufbau, den Abmessungen und der Materialzusammensetzung verdeutlichen, dass zusätzliche Strukturverkleinerungen sowie die Verwendung von Halbleitern mit niedrigem Bandabstand die elektrische Charakteristik dieser Transistoren weiter verbessern. Im Hinblick auf die Realisierung neuartiger Schaltungen wird ein Konzept beschrieben, die funktionserweiterten Transistoren in einer energieeffizienten Komplementärtechnologie (CMOS) nutzbar zu machen. Die dafür notwendigen gleichen Elektronen- und Löcherstromdichten konnten durch einen modifizierten Ladungsträgertunnelprozess infolge mechanischer Verspannungen an den Schottkyübergängen erzielt und weltweit erstmalig an einem Transistor gezeigt werden. Der aus einem <110>-Nanodraht mit 12 nm Si-Kerndurchmesser erzeugte elektrisch symmetrische RFET weist dabei eine bisher einzigartige Kennliniensymmetrie auf.Die technische Umsetzung des Schaltungskonzepts erfolgt durch die Integration zweier RFETs innerhalb eines Nanodrahts zum dotierstofffreien CMOS-Inverter, der flexibel programmiert werden kann. Die rekonfigurierbare NAND/NOR- Schaltung verdeutlicht, dass durch die RFET-Technologie die Bauelementanzahl reduziert und die Funktionalität des Systems im Vergleich zu herkömmlichen Schaltungen erhöht werden kann. Ferner werden weitere Schaltungsbeispiele sowie die technologischen Herausforderungen einer industriellen Umsetzung des Konzeptes diskutiert. Mit der funktionserweiterten, dotierstofffreien RFET-Technologie wird ein neuartiger Ansatz beschrieben, den technischen Fortschritt der Elektronik nach dem erwarteten Ende der klassischen Skalierung zu ermöglichen
The enormous increase in performance of integrated circuits has been driven for more than 50 years, mainly by reducing the device dimensions. This trend cannot continue in the long term due to physical limits being reached. The scope of this thesis is the development and fabrication of novel kinds of transistors and circuits that provide higher functionality compared to the classical devices, thus introducing an alternative approach to scaling. The fabrication of Schottky barrier field effect transistors (SBFETs) based on nominally undoped grown silicon nanowires using established and developed techniques is described. Further the charge carrier injection in the fabricated metal to semiconductor interfaces is analyzed under the influence of electrical fields. Structural modifications are used to optimize the charge injection resulting in increased ambipolar currents and negligible hysteresis of the SBFETs. Moreover, a device has been developed called the reconfigurable field-effect transistor (RFET), in which the electron and hole injection can be independently controlled by up to nine orders of magnitude. This device can be reversibly configured from unipolar electron conducting (ntype) to hole conducting (p-type) by the application of a program voltage to the two individual top gate electrodes at the Schottky junctions. So the RFET merges the functionality of classical FETs into one universal device. Measurements and 3D finite element method simulations are used to analyze the electrical transport and to describe the operation principle. Systematic investigations of changes in the device structure, dimensions and material composition show enhanced characteristics in scaled and low bandgap semiconductor RFET devices. For the realization of novel circuits, a concept is described to use the enhanced functionality of the transistors in order to realize energy efficient complementary circuits (CMOS). The required equal electron and hole current densities are achieved by the modification of charge carrier tunneling due to mechanical stress and are shown for the first time ever on a transistor. An electrically symmetric RFET based on a compressive strained nanowire in <110> crystal direction and 12 nm silicon core diameter exhibits unique electrical symmetry. The circuit concept is demonstrated by the integration of two RFETs on a single nanowire, thus realizing a dopant free CMOS inverter which can be programmed flexibly. The reconfigurable NAND/NOR shows that the RFET technology can lead to a reduction of the transistor count and can increase the system functionality. Additionally, further circuit examples and the challenges of an industrial implementation of the concept are discussed.The enhanced functionality and dopant free RFET technology describes a novel approach to maintain the technological progress in electronics after the expected end of classical device scaling

This thesis presents methods for automated synthesis of flexible chip multiprocessor systems from parallel programs targeted at FPGAs to exploit both task-level parallelism and architecture customization. Automated synthesis is necessitated by the complexity of the design space. A detailed description of the design space is provided in order to determine which parameters should be modeled to facilitate automated synthesis by optimizing a cost function, the emphasis being placed on inclusive modeling of parameters from application, architectural and physical subspaces, as well as their joint coverage in order to avoid pre-constraining the design space. Given a parallel program and a set of an IP library, the automated synthesis problem is to simultaneously (i) select processors (ii) map and schedule tasks to them, and (iii) select one or several networks for inter-task communications such that design constraints and optimization objectives are met. The research objective in this thesis is to find a suitable model for automated synthesis, and to evaluate methods of using the model for architectural optimizations. Our contributions are a holistic approach for the design of such systems, corresponding models to facilitate automated synthesis, evaluation of optimization methods using state of the art integer linear and answer set programming, as well as the development of synthesis heuristics to solve runtime challenges.
Aktuelle Technologien erlauben es komplexe Multiprozessorsysteme auf einem Chip mit Milliarden von Transistoren zu realisieren. Der Entwurf solcher Systeme ist jedoch zeitaufwendig und schwierig. Diese Arbeit befasst sich mit der Frage, wie On-Chip Multiprozessorsysteme ausgehend von parallelen Programmen automatisch synthetisiert werden können. Die Implementierung der Multiprozessorsysteme auf rekonfigurierbaren Chips erlaubt es die gesamte Architektur an die Struktur eines vorliegenden parallelen Programms anzupassen. Auf diese Weise ist es möglich die aktuellen technologischen Unzulänglichkeiten zu umgehen, insbesondere die nicht weitersteigende Taktfrequenzen sowie den langsamen Zugriff auf Datenspeicher. Eine Automatisierung des Entwurfs von Multiprozessorsystemen ist notwendig, da der Entwurfsraum von Multiprozessorsystemen zu groß ist, um vom Menschen überschaut zu werden. In einem ersten Ansatz wurde das Syntheseproblem mittels linearer Gleichungen modelliert, die dann durch lineare Programmierungswerkzeuge gelöst werden können. Ausgehend von diesem Ansatz wurde untersucht, wie die typischerweise langen Rechenzeiten solcher Optimierungsmethoden durch neuere Methode aus dem Gebiet der Erfüllbarkeitsprobleme der Aussagenlogik minimiert werden können. Dabei wurde die Werkzeugskette Potassco verwendet, in der lineare Programme direkt in Logikprogramme übersetzt werden können. Es wurde gezeigt, dass dieser zweite Ansatz die Optimierungszeit um bis zu drei Größenordnungen beschleunigt. Allerdings lassen sich große Syntheseprobleme auf diese weise wegen Speicherbegrenzungen nicht lösen. Ein weiterer Ansatz zur schnellen automatischen Synthese bietet die Verwendung von Heuristiken. Es wurden im Rahmen diese Arbeit drei Heuristiken entwickelt, die die Struktur des vorliegenden Syntheseproblems ausnutzen, um die Optimierungszeit zu minimieren. Diese Heuristiken wurden unter Berücksichtigung theoretischer Ergebnisse entwickelt, deren Ursprung in der mathematische Struktur des Syntheseproblems liegt. Dadurch lassen sich optimale Architekturen in kurzer Zeit ermitteln. Die durch diese Dissertation offen gewordene Forschungsarbeiten sind u. a. die Berücksichtigung der zeitlichen Reihenfolge des Datenaustauschs zwischen parallelen Tasks, die Optimierung des logik-basierten Ansatzes, die Integration von Prozessor- und Netzwerksimulatoren zur funktionalen Verifikation synthetisierter Architekturen, sowie die Entwicklung geeigneter Architekturkomponenten.

Die neu ins Leben gerufene Schriftenreihe EINGEBETTETE, SELBSTORGANISIERENDE SYSTEME (ESS) widmet sich einer sehr aktuellen Thematik der Technischen Informatik. Seit Jahren durchdringen eingebettete Systeme unseren Alltag in fast allen Lebensbereichen. Angefangen von automatisierten Türöffnungssystemen, über komplex gesteuerte Servicemaschinen, z.B. Waschmaschinen, bis hin zu mobilen, persönlich zugeordneten Systemen wie Mobiltelefone und Handheld-Computer sind eingebettete Systeme zur Selbstverständlichkeit geworden. Der Aspekt der rekonfigurierbaren Schnittstellen zwischen einzelnen Komponenten eingebetteter Systeme wird in diesem ersten Band aufgegriffen. Der erste Beitrag befasst sich mit der systematischen Modellierung von Schnittstellen. Zunächst werden aktive Tasks und Kommunikationsmedien unterschieden sowie die Parameter der Zielarchitektur in den Entwurfsprozess für Schnittstellen eingebracht. Darauf aufbauend wird eine systematische Konzeption von Schnittstellen vorgestellt und bewertet. Der zweite Beitrag betrachtet das Problem der Rekonfigurierung von Schnittstellen zur Gewährleistung von sicherer Funktionalität, auch im Fehlerfall. Die Fehlererkennung und –behandlung werden von der erweiterten Schnittstelle implementiert. In dem dritten Beitrag untersucht Marcel Flade Schnittstellen in Hardware/Software-Systemen. Dabei stellt sich das Problem, die Kontrolle über die Funktionalität der Schnittstelle auf den Software- und Hardwareteil aufzuteilen. Die Beiträge werden durch eine vollständige Implementierung eines Beispiels und eines Werkzeugs zur automatisierten Generierung der VHDL-Implementierung abgerundet. Mit diesen ausgewählten Arbeiten, die in den ersten Band dieser wissenschaftlichen Schriftenreihe aufgenommen sind, werden dem Leser grundlegende Aspekte rekonfigurierbarer Schnittstellen für eingebettete, selbstorganisierende Systeme vorgestellt.

Prozesse, seien es Geschäfts- oder Produktionsprozesse, sind ständigen Änderungen unterworfen. Für Unternehmen gilt es, sich im Rahmen von Geschäftsprozessen immer wieder neuen Marktgegebenheiten, Gesetzen oder Kunden anzupassen. Auch Produktionsprozesse müssen bspw. für die Verarbeitung neuer Materialien zugeschnitten werden. Die vorliegende Arbeit beschreibt deshalb, einen umfassenden Ansatz für den Umgang mit Änderungen bzw. Rekonfigurationen von Workflows zu entwickeln. Dieser zeichnet sich durch zwei Schwerpunkte aus: (1) Vollständige Rekonfiguration aller Workflowperspektiven und (2) eine reflexive autonome Steuerung der Rekonfigurationen.

Die Steigerung der Verarbeitungsleistung eingebetteter Mikroprozessoren gewinnt insbesondere durch zunehmende Bedeutung audiovisueller Datenverarbeitung in Verbindung mit drahtloser Kommunikation ständig an Bedeutung. Die notwendige Performance ist jedoch durch Anwendung klassischer Techniken des Prozessorentwurfs (Pipelining, Superskalarität) nur teilweise erreichbar. In unserem Beitrag möchten wir aufzeigen, daß die erforderliche Verarbeitungsleistung durch den Einsatz dynamisch rekonfigurierbarer Datenpfade bei gleichzeitig erhöhtem Flexibilitätsgrad erreicht werden kann. Anhand von quantitativen Untersuchungen zu Chipflächen und Leistungsbedarf einer 0,18µm CMOS-Standardzellenrealisierung der ARRIVE Architektur- Fallstudie wird ersichtlich, daß durch Einsatz eines einfachen RISC Mikroprozessors erweitert um einen rekonfigurierbaren DSP-Datenpfad eine gute Ausnutzung der vorhandenen Applikationsparallelität verbunden mit einem deutlichem Performancegewinn bei gleichzeitig geringem Chipflächen- und Leistungsbedarf erreichbar ist. Als Quelle des ermittelten und dargestellten Leistungsbedarfs dient dabei eine basierend auf repräsentativen DSP Benchmark-Algorithmen durchgeführte Power-Simulation des Chip-Layouts.