Academic literature on the topic 'Réseaux logiques programmables'

De nos jours, les appareils électroniques contiennent de plus en plus de fonctionnalités grâce à l'émergence des applications embarqués dans les domaines de la télécommunication, de la domotique, du multimédia etc. Ces applications exigent des architectures performantes qui doivent satisfaire des contraintes de surface et de faible consommation. Le point intéressant des plates-formes multifonctionnel, c'est que beaucoup de fonctionnalités ne peuvent être exécutés en même temps. Cela permet de faire partager des ressources matérielles communes entre différentes applications. Les concepteurs peuvent implémenter les applications mutuellement exclusives en utilisant différents architectures comme les CPUs, FPGAs ou bien ASICs. Cependant, multiplication de ces applications dans les circuits numériques et le cout élevé de silicium poussent les chercheurs à trouver des meilleurs solutions. Ce travail propose une nouvelle méthodologie d'optimisation d'architectures pour les applications mutuellement exclusives qui contiennent des ressources en commun. Un ensemble d'applications données a été synthétisé et combiné dans un seul ASIC multimode appelé mASIC. Cette méthodologie permet de créer des circuits multimodes sans changer la description comportementale des applications d'entrées. La méthodologie d'optimisation mASIC est également utilisée pour générer un récepteur RF multi standards. Dans le cadre du projet ANR appelé ASTECAS, nous avons développé les standards ZigBee, Bluetooth et Wi-Fi séparément. Connaissant le fait que ces standards contiennent des ressources communes, nous avons utilisé la méthodologie proposée pour partager entre ces 3 standards
Today electronic devices contain more and more features due to emergence of new embedded applications. The interesting point which comes with feature-rich platforms, from hardware designer's point of view, is that lots of features cannot be executed at the same time. The mutually exclusiveness of different features gives the possibility of hardware resource sharing between applications, among other optimization. Designers can implement those using different architectures like CPUs, FPGAs or ASICs. However the higher cost of silicon pushes researchers to find better solutions. Thus, to have a good trade-off between flexibility and performance, Multi-Mode Systems are proposed. This work proposes a new optimization methodology for mutually exclusive applications which contains common logic resources. It takes the advantage of the possibility of resource sharing between applications knowing that resources cannot be used at the same time. A given set of mutually exclusive applications are synthesized and combined in a single multi-mode ASIC called mASIC. This methodology allows to create a multi-mode circuit without changing the hardware description of the input applicationsMASIC generation techniques are also performed to generate a multi standard RF receiver. ZigBee, WiFi and Bluetooth standards are developed separately in the context of the ANR funded project “ASTECAS”. Knowing the fact that they have common resources like adders and multipliers, we used mASIC optimization methodology to share resources between 3 standards

Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques deviennent pendant leur durée de vie plus vulnérables aux rayonnements ionisants, ce qui cause des fautes transitoires. Les défauts de fabrication, aussi bien que les fautes transitoires, diminuent la fiabilité des circuits intégrés. En avançant dans les nœuds technologiques, les circuits logiques programmables de type FPGA sont les premiers à entrer sur le marché, grâce à leur faible coût de développement et leur flexibilité qui leur permet d'être utilisés pour n'importe quelle application. Les FPGA possèdent des caractéristiques attrayantes, notamment pour les applications spatiales et aéronautiques, où la reconfigurabilité, les hautes performances et la faible consommation de puissance peuvent être exploitées pour développer des systèmes innovants. Néanmoins, les missions ont lieu dans un environnement rude, riche en radiations pouvant produire des erreurs soft dans les circuits électroniques. Ceci montre l'importance de la fiabilité des FPGA en tant que critère de conception dans les applications critiques. La plupart des FPGA commerciaux ont une architecture matricielle et leurs blocs logiques sont regroupés en clusters. Ainsi, cette thèse s'intéresse à la tolérance aux fautes des blocs de base ( blocs logiques élémentaires (BLE) et boîtes d'interconnexion ) dans un FPGA de type « matrice de clusters ». Dans le but d'améliorer la fiabilité de ces blocs, il est impératif de pouvoir d'abord l'évaluer, pour ensuite sélectionner la bonne technique de durcissement selon le budget mis à disposition. C'est bien le plan principal de cette thèse. Elle a essentiellement deux objectifs : (a) analyser la tolérance aux fautes des blocs de base dans un FPGA de type « matrice de clusters », et identifier les composants les plus vulnérables. (b) proposer des méthodes de durcissement à différents niveaux de granularité, en fonction du budget de durcissement. En ce qui concerne le premier objectif, une méthodologie pour évaluer la fiabilité du cluster a été proposée. Cette méthodologie emploie une méthode analytique déjà existante pour évaluer la fiabilité des circuits logiques combinatoires. La même méthode est utilisée pour identifier les blocs les plus éligibles au durcissement. Quant au deuxième objectif, des techniques de durcissement ont été proposées aux niveaux multiplexeur et transistor. Au niveau multiplexeur, deux solutions de durcissement ont été présentées. La première solution a recours à la redondance spatiale et concerne la structure du bloc logique. Une nouvelle architecture de BLE baptisée « Butterfly » est introduite. Elle a été comparée avec d'autres architectures de BLE en termes de fiabilité et de surcoût. La deuxième solution de durcissement est une technique dite « sans redondance ». Elle est basée sur une synthèse intelligente qui consiste à chercher la structure la plus fiable parmi toutes celles proposées dans la librairie du fondeur, avant d'utiliser directement de la redondance. Ensuite, au niveau transistor, de nouvelles architectures de multiplexeur, à sortie unique ou différentielles, ont été proposées. Elles ont été comparées à d'autres assemblages différents de transistors, selon des métriques de conception appropriées
As feature sizes scale down to nano-design level, electronic devices have become smaller, more performant, less power-onsuming, but also less reliable. Indeed, reliability has arisen as a serious challenge in nowadays’ microelectronics industry and as an important design criterion, along with area, performance and power consumption. For instance, physical defects due to imperfections in the manufacturing process have been observed more frequently, impacting the yield. Besides, nanometric circuits have become more vulnerable during their lifetime to ionizing radiation which causes transient faults. Both manufacturing defects and transient faults contribute to decreasing reliability of integrated circuits. When moving to a new technology node, Field Programmable Gate Arrays (FPGAs) are the first coming into the market, thanks to their low development and Non-Recurring Engineering (NRE) costs and their flexibility to be used for any application. FPGAs have especially attractive characteristics for space and avionic applications, where reconfigurability, high performance and low-power consumption can be fruitfully used to develop innovative systems. However, missions take place in a harsh environment, rich in radiation, which can induce soft errors within electronic devices. This shows the importance of FPGA reliability as a design criterion in safety and critical applications. Most of commercial FPGAs have a mesh architecture and their logic blocks are gathered into clusters. Therefore, this thesis deals with the fault tolerance of basic blocks (clusters and switch boxes) in a mesh of clusters FPGA. These blocks are mainly made up of multiplexers. In order to improve their reliability, it is imperative to be able to assess it first, then select the proper hardening approach according to the available budget. So, this is the main outline in which this thesis is conceived. Its goals are twofold: (a) analyze the fault tolerance of the basic blocks in a mesh of clusters FPGA, and point out the most vulnerable components (b) propose hardening schemes at different granularity levels, depending on the hardening budget. As far as the first goal is concerned, a methodology to evaluate the reliability of the cluster is proposed. This methodology uses an existent analytical method for reliability computation of combinational circuits. The same method is employed to identify the worthiest components to be hardened. Regarding the second goal, hardening techniques are proposed at both multiplexer and transistor levels. At multiplexer level, two hardening solutions are presented. The first solution resorts to spacial redundancy and concerns the logic block structure. A novel Configurable Logic Block (CLB) architecture baptized Butterfly is introduced. It is compared with other hardened CLB architectures in terms of reliability and cost penalties. The second hardening solution is a redundanceless scheme. It is based on a “smart” synthesis that consists in seeking the most reliable design in a given founder library, instead of directly using a redundant solution. Then, at transistor level, new single-ended and dual-rail multiplexer architectures are proposed. They are compared to different other transistor structures, according to suitable design metrics

L'avenement des technologies programmables au debut des annees 80 a marque l'evolution de la conception et du marche de l'electronique numerique. Cet essor exige des methodes de synthese et d'optimisation specifiques a chaque cible et a chaque architecture. C'est dans ce cadre, que cette these propose des methodes de manipulations booleennes et de floorplanning avec attention particuliere accordee aux aspects temporels. En effet, les contraintes des applications implantees sur les cibles cpld (complex programmable logic devices), sont d'ordre temporel. Outre la mise en oeuvre des dites methodes, l'estimation temporelle proposee n'a de valeur que si elle est credible. Pour cela, l'etude s'est etendue aux liens entre la synthese et le placement et routage. Les resultats experimentaux montrent que l'ensemble de l'approche forme un tout coherent, efficace et mathematiquement rigoureux. Les travaux presentes dans cette these font partie integrante des outils livres par les constructeurs de ces technologies a savoir atmel et vantis.

Cette thèse porte sur la spécification, la conception et la validation d’un FPGA embarqué pour des applications sensibles nécessitant un haut niveau de sécurité. En effet, les FPGA ordinaires présentent de nombreuses failles vis-à-vis de la sécurité : - Ils ne sont pas prévus pour supporter des styles de circuits logiques alternatifs, tels que les circuits asynchrones, qui ont fait leur preuve dans le domaine de la sécurité pour la conception de cryptoprocesseurs par exemple. - Ils ne permettent pas de maîtriser complètement l’implémentation d’un circuit, notamment au niveau du placement et du routage. - Ils ne sont pas protégés contre les attaques par canaux cachés tels que les DPA (Differential Power Analysis) ou les DFA (Differential Fault Attack). Afin de lever ces obstacles technologiques, les travaux entrepris dans le cadre de cette thèse ont permis de proposer une architecture alternative pour supporter la programmation de différents styles de circuits asynchrones, de disposer d’un système de programmation du FPGA sécurisé (contre d’éventuelles attaques) et d’une conception garantissant un haut niveau de protection vis-à-vis des attaques citées ci-dessus. Enfin, une validation matérielle a complété l’étude et a permis d’appréhender la qualité des modèles développés au cours de cette thèse
This thesis focuses on the design and the validation of an embedded FPGA dedicated to critical applications which require a high level of security and confidentiality. Nowadays FPGAs exhibit many weaknesses toward security: 1- They are not intended to efficiently support alternative styles of circuits such as asynchronous circuits. 2- The place and route flow is not completely manageable by the user in order to target our security goal. 3- They are not protected against side channel attacks such as DP A, EMA or DF A. Ln order to overcome these technological problems, the work presented in this thesis proposes an architecture that supports the programming of different styles of asynchronous circuits. Ln addition, it presents a secure programming system and a design that ensurcs a high-Ievel of security against the attacks mentioned above. Finally, the circuit prototype has been evaluated in order to validate the relevance of the proposed solutions

Les techniques radio logicielle (RL) visent à offrir un accès à un large choix de standards de radiocommunications sur une architecture matérielle dont la grande flexibilité est nécessaire afin de répondre à la diversité des traitements à exécuter. La reconfigurabilité d'une plate-forme d'exécution hétérogène est donc un point clé technologique. La reconfigurabilité des systèmes RL doit répondre aux besoins d'adaptation des traitements pour répondre aux demandes de changements de contextes applicatifs. Nos travaux s'appuient sur l'analyse des traitements des couches physiques dans les chaînes d’émission des 3 standards de radiocommunications UMTS, GSM, 802. 11g. Nous proposons une analyse de factorisation des traitements multistandard afin de réduire le nombre de contextes à gérer. Nous déterminons les besoins de flexibilité des applications RL. Dans ce contexte, la gestion des configurations des plates-formes matérielles est une caractéristique essentielle d'un réel système RL. Nous proposons une approche hiérarchique et distribuée de la gestion de configuration ("HDCM") afin de répondre aux besoins de flexibilité des applications orientées flots de données implantées sur plate-forme hétérogène. La mise en œuvre d'applications sur des plates-formes hétérogènes reconfigurables et en particulier sur des circuits logiques configurables, nécessite la mise en place de méthodologies de conception afin d'extraire la reconfigurabilité potentielle de ces circuits. Nous apportons dans ces travaux différentes méthodologies de conception de systèmes sur puce dynamiquement et partiellement reconfigurables sur FPGA
The Software Defined Radio (SDR) techniques aim at offering an access to a broad choice of radio communications standards on a flexible hardware (HW) architecture which is necessary in order to answer the diversity of the processing to carry out. The digital communications techniques involve heterogeneous resources needs. The reconfigurability of a heterogeneous HW platform is thus a key features to a successful appearance of SDR systems. The reconfigurability of a SDR system must meet the needs for adaptation of the processing functions to answer the requirements of the contexts switching. Our work is based on the analysis of the baseband processing in the transmitting chains of the 3 standards UMTS, GSM and 802. 11g. We propose an analysis of factorization of the multistandard baseband processing in order to reduce the number of contexts to be managed and we determine the needs for flexibility of SDR applications. In this context, the configuration management of HW platforms clearly appears as the key feature of a SDR system. We propose a Hierarchical and Distributed Configuration Management (“HDCM”) approach in order to meet the needs of managing various types of flexibility of dataflow oriented applications mapped on heterogeneous HW. The implementation of applications on reconfigurable heterogeneous platforms and in particular on configurable logic devices, requires the uses of new design methodologies in order to extract the potential reconfigurability of these reconfigurables devices. We bring in this work various design methodologies that aim at designing partially and dynamically reconfigurable systems on chip and on FPGA

Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques deviennent pendant leur durée de vie plus vulnérables aux rayonnements ionisants, ce qui cause des fautes transitoires. Les défauts de fabrication, aussi bien que les fautes transitoires, diminuent la fiabilité des circuits intégrés. En avançant dans les nœuds technologiques, les circuits logiques programmables de type FPGA sont les premiers à entrer sur le marché, grâce à leur faible coût de développement et leur flexibilité qui leur permet d'être utilisés pour n'importe quelle application. Les FPGA possèdent des caractéristiques attrayantes, notamment pour les applications spatiales et aéronautiques, où la reconfigurabilité, les hautes performances et la faible consommation de puissance peuvent être exploitées pour développer des systèmes innovants. Néanmoins, les missions ont lieu dans un environnement rude, riche en radiations pouvant produire des erreurs soft dans les circuits électroniques. Ceci montre l'importance de la fiabilité des FPGA en tant que critère de conception dans les applications critiques. La plupart des FPGA commerciaux ont une architecture matricielle et leurs blocs logiques sont regroupés en clusters. Ainsi, cette thèse s'intéresse à la tolérance aux fautes des blocs de base ( blocs logiques élémentaires (BLE) et boîtes d'interconnexion ) dans un FPGA de type « matrice de clusters ». Dans le but d'améliorer la fiabilité de ces blocs, il est impératif de pouvoir d'abord l'évaluer, pour ensuite sélectionner la bonne technique de durcissement selon le budget mis à disposition. C'est bien le plan principal de cette thèse. Elle a essentiellement deux objectifs : (a) analyser la tolérance aux fautes des blocs de base dans un FPGA de type « matrice de clusters », et identifier les composants les plus vulnérables. (b) proposer des méthodes de durcissement à différents niveaux de granularité, en fonction du budget de durcissement. En ce qui concerne le premier objectif, une méthodologie pour évaluer la fiabilité du cluster a été proposée. Cette méthodologie emploie une méthode analytique déjà existante pour évaluer la fiabilité des circuits logiques combinatoires. La même méthode est utilisée pour identifier les blocs les plus éligibles au durcissement. Quant au deuxième objectif, des techniques de durcissement ont été proposées aux niveaux multiplexeur et transistor. Au niveau multiplexeur, deux solutions de durcissement ont été présentées. La première solution a recours à la redondance spatiale et concerne la structure du bloc logique. Une nouvelle architecture de BLE baptisée « Butterfly » est introduite. Elle a été comparée avec d'autres architectures de BLE en termes de fiabilité et de surcoût. La deuxième solution de durcissement est une technique dite « sans redondance ». Elle est basée sur une synthèse intelligente qui consiste à chercher la structure la plus fiable parmi toutes celles proposées dans la librairie du fondeur, avant d'utiliser directement de la redondance. Ensuite, au niveau transistor, de nouvelles architectures de multiplexeur, à sortie unique ou différentielles, ont été proposées. Elles ont été comparées à d'autres assemblages différents de transistors, selon des métriques de conception appropriées
As feature sizes scale down to nano-design level, electronic devices have become smaller, more performant, less power-onsuming, but also less reliable. Indeed, reliability has arisen as a serious challenge in nowadays’ microelectronics industry and as an important design criterion, along with area, performance and power consumption. For instance, physical defects due to imperfections in the manufacturing process have been observed more frequently, impacting the yield. Besides, nanometric circuits have become more vulnerable during their lifetime to ionizing radiation which causes transient faults. Both manufacturing defects and transient faults contribute to decreasing reliability of integrated circuits. When moving to a new technology node, Field Programmable Gate Arrays (FPGAs) are the first coming into the market, thanks to their low development and Non-Recurring Engineering (NRE) costs and their flexibility to be used for any application. FPGAs have especially attractive characteristics for space and avionic applications, where reconfigurability, high performance and low-power consumption can be fruitfully used to develop innovative systems. However, missions take place in a harsh environment, rich in radiation, which can induce soft errors within electronic devices. This shows the importance of FPGA reliability as a design criterion in safety and critical applications. Most of commercial FPGAs have a mesh architecture and their logic blocks are gathered into clusters. Therefore, this thesis deals with the fault tolerance of basic blocks (clusters and switch boxes) in a mesh of clusters FPGA. These blocks are mainly made up of multiplexers. In order to improve their reliability, it is imperative to be able to assess it first, then select the proper hardening approach according to the available budget. So, this is the main outline in which this thesis is conceived. Its goals are twofold: (a) analyze the fault tolerance of the basic blocks in a mesh of clusters FPGA, and point out the most vulnerable components (b) propose hardening schemes at different granularity levels, depending on the hardening budget. As far as the first goal is concerned, a methodology to evaluate the reliability of the cluster is proposed. This methodology uses an existent analytical method for reliability computation of combinational circuits. The same method is employed to identify the worthiest components to be hardened. Regarding the second goal, hardening techniques are proposed at both multiplexer and transistor levels. At multiplexer level, two hardening solutions are presented. The first solution resorts to spacial redundancy and concerns the logic block structure. A novel Configurable Logic Block (CLB) architecture baptized Butterfly is introduced. It is compared with other hardened CLB architectures in terms of reliability and cost penalties. The second hardening solution is a redundanceless scheme. It is based on a “smart” synthesis that consists in seeking the most reliable design in a given founder library, instead of directly using a redundant solution. Then, at transistor level, new single-ended and dual-rail multiplexer architectures are proposed. They are compared to different other transistor structures, according to suitable design metrics

Les nouveaux circuits reconfigurable dynamiquement apportent plus de souplesse et de possibilités quand à la mise en oeuvre d'algorithmes. Si les progrès sont significatifs en ce qui concerne le matériel, leur mise en oeuvre de manière efficace suscite bien des interrogation tant la souplesse qu'ils apportent donne aux développeurs un vaste champ de solutions répondant à leurs besoins. Ainsi, bien que les circuits reconfigurable disponibles aujourd'hui soient issu des plus grandes entreprises du domaine, celles-ci n'ont pas inclue les méthodes et outils nécessaires à la bonne gestion de leurs composants. Le but de ce travail est de fournir un outil permettant une exploration globale des possibilités offertes par la reconfiguration dynamique lors de l'implantation d'un algorithme. Nous proposons un outil pour guider le concepteur de circuits en lui donnant les performances de l'implémentation de son application suivant différents scénaris proposés. L'aboutissement est alors une mise en oeuvre plus rapide, plus simple et moins contraignante de la reconfiguration dynamique qui aujourd'hui encore peut apparaître complexe aux non initiés
Days after days, new dynamically reconfigurable circuits provides more flexibility and possibilities to implement various algorithms. If progress is significant with regard to the material, an efficient implementation is hard to define according to this new flexibility. It provides to the developers a vast field of solutions meeting their needs. Today, available reconfigurable circuits from the main FPGA companies do not have efficient methods and tools necessary to a good management these components. The goal of this work is to provide tools allowing a complete exploration of the possibilities offered by dynamic reconfiguration for the implementation of an algorithm. We can thus give to the developers an overview of the performances that such or such manner of splitting its application will achieve. The result is then to allow an faster , simpler and less constraining implementation using the dynamic reconfiguration which still appear complex to a beginner in the world of reconfigurable computing

La production en faible volume des produits à base de FPGA est très efficace et économique, car ils sont faciles à concevoir et à programmer dans le plus court délai. Les ressources reconfigurables génériques dans FPGA peuvent être programmées pour exécuter une vaste gamme d'applications en temps mutuels exclusifs. Toutefois, la flexibilité des FPGAs les rend beaucoup plus larges, plus lents et consommants plus de courant que leurs homologues ASICs. Par conséquent, les FPGAs sont inadaptés aux applications nécessitant un volume élevé de production, une haute performance ou une faible consommation de puissance. Le thème principal de ce travail consiste à réduire la surface du FPGA en introduisant des blocs durs hétérogènes (comme des multiplicateurs, additionneurs, etc. ) dans les FPGAs, et en concevant des FPGAs à application spécifique. Ce travail présente un nouvel environnement pour l'exploration des architectures FPGA hétérogènes à base de structures matricielles. Des techniques automatiques pour la génération de layout du FPGA sont employées pour diminuer le coût de développement et de réalisation (NRE: Non-Recurring Engineering) et le temps de mise sur le marché des architectures FPGA hétérogènes à applications spécifiques. L'environnement d'exploration pour FPGA hétérogène est amélioré pour explorer des FPGAs à applications spécifiques, appelé ici comme un FPGA Inflexible à application spécifique (ASIF). L'idée principale est d'effectuer le prototypage, les tests et même d'envoyer le shipment initial d'une conception de circuit sur un FPGA. Plus tard, il peut être migré vers un ASIF pour une production à volume élevé.

La sécurité des traitements numériques est quelque chose d'important dans notre société actuelle. Un grand nombre d'applications nécessite de forts niveaux de sécurité et/ou de sûreté. Pour répondre à ces besoins, les applications utilisent souvent des composants ASICs. Les principaux problèmes de ce type de composant sont qu'ils sont dédiés à une application et nécessitent de forts volumes de production. Une autre approche possible consiste à utiliser des plates-formes reconfigurables telles que des FPGAs de type SRAM. Cependant, la mémoire de configuration de ces FPGAs est sensible aux perturbations, ce qui nécessite une étude spécifique. Cette thèse a pour objectif principal de caractériser les effets des injections de fautes par tirs laser et par application de surtensions dans ce type de composant. Lors de ce travail, nous avons pu analyser pour un type de FPGA la sensibilité des différents éléments configurant la logique programmable et identifier les principaux types de modification des interconnexions. Les effets obtenus ont été étudiés en fonction de plusieurs paramètres : focalisation du faisceau laser ou amplitude des surtensions, durée des perturbations et énergie. Le déterminisme des effets a également été analysé. Il a été montré pour les attaques par laser que la forme des zones de sensibilité dépend de la valeur initiale du bit et une interprétation a été proposée. Suite à ces différentes caractérisations, un crypto-processeur AES sécurisé contre les injections de fautes a été implanté sur le FPGA et attaqué. Les différences de robustesse avec l'implantation ASIC ont en particulier été analysées et une amélioration des contre-mesures a été proposée, implantée et validée
Security of digital processing is important in our society. Many applications require high levels of security and/or safety. To meet these requirements, applications often use ASIC components. The main problems of such devices are that they are dedicated to one application and require high production volumes. Another possible approach is to use reconfigurable platforms such as SRAM-based FPGAs. However, the configuration memory of such FPGAs is sensitive to perturbation, thus requiring a specific study. The main goal of this thesis is to characterize the fault injection effects obtained in such devices using lasers and power glitches. In this work, we analyze for a given FPGA the sensitivity of the elements configuring the logic and we identify the main types of modification patterns in interconnections. Fault attack effects have been studied with respect to several parameters: laser spot size or power glitch amplitude, perturbation duration and energy. The determinism of the effects was also analyzed. It was shown for the laser attacks that the shape of sensitive areas depends on the initial bit state and an interpretation was proposed. Based on these characterizations, an AES crypto-processor secured against fault-based attacks was implemented on the FPGA and then attacked. Robustness differences with the ASIC implementation were particularly analyzed and countermeasure improvements were proposed, implemented and validated