Dissertations / Theses: 'Réseaux logiques programmables'

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Kilic, Alp. "Méthodologie d'optimisation d'architectures pour applications mutuellement exclusives." Paris 6, 2013. http://www.theses.fr/2013PA066603.

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Abstract:

De nos jours, les appareils électroniques contiennent de plus en plus de fonctionnalités grâce à l'émergence des applications embarqués dans les domaines de la télécommunication, de la domotique, du multimédia etc. Ces applications exigent des architectures performantes qui doivent satisfaire des contraintes de surface et de faible consommation. Le point intéressant des plates-formes multifonctionnel, c'est que beaucoup de fonctionnalités ne peuvent être exécutés en même temps. Cela permet de faire partager des ressources matérielles communes entre différentes applications. Les concepteurs peuvent implémenter les applications mutuellement exclusives en utilisant différents architectures comme les CPUs, FPGAs ou bien ASICs. Cependant, multiplication de ces applications dans les circuits numériques et le cout élevé de silicium poussent les chercheurs à trouver des meilleurs solutions. Ce travail propose une nouvelle méthodologie d'optimisation d'architectures pour les applications mutuellement exclusives qui contiennent des ressources en commun. Un ensemble d'applications données a été synthétisé et combiné dans un seul ASIC multimode appelé mASIC. Cette méthodologie permet de créer des circuits multimodes sans changer la description comportementale des applications d'entrées. La méthodologie d'optimisation mASIC est également utilisée pour générer un récepteur RF multi standards. Dans le cadre du projet ANR appelé ASTECAS, nous avons développé les standards ZigBee, Bluetooth et Wi-Fi séparément. Connaissant le fait que ces standards contiennent des ressources communes, nous avons utilisé la méthodologie proposée pour partager entre ces 3 standards
Today electronic devices contain more and more features due to emergence of new embedded applications. The interesting point which comes with feature-rich platforms, from hardware designer's point of view, is that lots of features cannot be executed at the same time. The mutually exclusiveness of different features gives the possibility of hardware resource sharing between applications, among other optimization. Designers can implement those using different architectures like CPUs, FPGAs or ASICs. However the higher cost of silicon pushes researchers to find better solutions. Thus, to have a good trade-off between flexibility and performance, Multi-Mode Systems are proposed. This work proposes a new optimization methodology for mutually exclusive applications which contains common logic resources. It takes the advantage of the possibility of resource sharing between applications knowing that resources cannot be used at the same time. A given set of mutually exclusive applications are synthesized and combined in a single multi-mode ASIC called mASIC. This methodology allows to create a multi-mode circuit without changing the hardware description of the input applicationsMASIC generation techniques are also performed to generate a multi standard RF receiver. ZigBee, WiFi and Bluetooth standards are developed separately in the context of the ANR funded project “ASTECAS”. Knowing the fact that they have common resources like adders and multipliers, we used mASIC optimization methodology to share resources between 3 standards

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Ben, Dhia Arwa. "Durcissement de circuits logiques reconfigurables." Electronic Thesis or Diss., Paris, ENST, 2014. http://www.theses.fr/2014ENST0068.

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Abstract:

Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques deviennent pendant leur durée de vie plus vulnérables aux rayonnements ionisants, ce qui cause des fautes transitoires. Les défauts de fabrication, aussi bien que les fautes transitoires, diminuent la fiabilité des circuits intégrés. En avançant dans les nœuds technologiques, les circuits logiques programmables de type FPGA sont les premiers à entrer sur le marché, grâce à leur faible coût de développement et leur flexibilité qui leur permet d'être utilisés pour n'importe quelle application. Les FPGA possèdent des caractéristiques attrayantes, notamment pour les applications spatiales et aéronautiques, où la reconfigurabilité, les hautes performances et la faible consommation de puissance peuvent être exploitées pour développer des systèmes innovants. Néanmoins, les missions ont lieu dans un environnement rude, riche en radiations pouvant produire des erreurs soft dans les circuits électroniques. Ceci montre l'importance de la fiabilité des FPGA en tant que critère de conception dans les applications critiques. La plupart des FPGA commerciaux ont une architecture matricielle et leurs blocs logiques sont regroupés en clusters. Ainsi, cette thèse s'intéresse à la tolérance aux fautes des blocs de base ( blocs logiques élémentaires (BLE) et boîtes d'interconnexion ) dans un FPGA de type « matrice de clusters ». Dans le but d'améliorer la fiabilité de ces blocs, il est impératif de pouvoir d'abord l'évaluer, pour ensuite sélectionner la bonne technique de durcissement selon le budget mis à disposition. C'est bien le plan principal de cette thèse. Elle a essentiellement deux objectifs : (a) analyser la tolérance aux fautes des blocs de base dans un FPGA de type « matrice de clusters », et identifier les composants les plus vulnérables. (b) proposer des méthodes de durcissement à différents niveaux de granularité, en fonction du budget de durcissement. En ce qui concerne le premier objectif, une méthodologie pour évaluer la fiabilité du cluster a été proposée. Cette méthodologie emploie une méthode analytique déjà existante pour évaluer la fiabilité des circuits logiques combinatoires. La même méthode est utilisée pour identifier les blocs les plus éligibles au durcissement. Quant au deuxième objectif, des techniques de durcissement ont été proposées aux niveaux multiplexeur et transistor. Au niveau multiplexeur, deux solutions de durcissement ont été présentées. La première solution a recours à la redondance spatiale et concerne la structure du bloc logique. Une nouvelle architecture de BLE baptisée « Butterfly » est introduite. Elle a été comparée avec d'autres architectures de BLE en termes de fiabilité et de surcoût. La deuxième solution de durcissement est une technique dite « sans redondance ». Elle est basée sur une synthèse intelligente qui consiste à chercher la structure la plus fiable parmi toutes celles proposées dans la librairie du fondeur, avant d'utiliser directement de la redondance. Ensuite, au niveau transistor, de nouvelles architectures de multiplexeur, à sortie unique ou différentielles, ont été proposées. Elles ont été comparées à d'autres assemblages différents de transistors, selon des métriques de conception appropriées
As feature sizes scale down to nano-design level, electronic devices have become smaller, more performant, less power-onsuming, but also less reliable. Indeed, reliability has arisen as a serious challenge in nowadays’ microelectronics industry and as an important design criterion, along with area, performance and power consumption. For instance, physical defects due to imperfections in the manufacturing process have been observed more frequently, impacting the yield. Besides, nanometric circuits have become more vulnerable during their lifetime to ionizing radiation which causes transient faults. Both manufacturing defects and transient faults contribute to decreasing reliability of integrated circuits. When moving to a new technology node, Field Programmable Gate Arrays (FPGAs) are the first coming into the market, thanks to their low development and Non-Recurring Engineering (NRE) costs and their flexibility to be used for any application. FPGAs have especially attractive characteristics for space and avionic applications, where reconfigurability, high performance and low-power consumption can be fruitfully used to develop innovative systems. However, missions take place in a harsh environment, rich in radiation, which can induce soft errors within electronic devices. This shows the importance of FPGA reliability as a design criterion in safety and critical applications. Most of commercial FPGAs have a mesh architecture and their logic blocks are gathered into clusters. Therefore, this thesis deals with the fault tolerance of basic blocks (clusters and switch boxes) in a mesh of clusters FPGA. These blocks are mainly made up of multiplexers. In order to improve their reliability, it is imperative to be able to assess it first, then select the proper hardening approach according to the available budget. So, this is the main outline in which this thesis is conceived. Its goals are twofold: (a) analyze the fault tolerance of the basic blocks in a mesh of clusters FPGA, and point out the most vulnerable components (b) propose hardening schemes at different granularity levels, depending on the hardening budget. As far as the first goal is concerned, a methodology to evaluate the reliability of the cluster is proposed. This methodology uses an existent analytical method for reliability computation of combinational circuits. The same method is employed to identify the worthiest components to be hardened. Regarding the second goal, hardening techniques are proposed at both multiplexer and transistor levels. At multiplexer level, two hardening solutions are presented. The first solution resorts to spacial redundancy and concerns the logic block structure. A novel Configurable Logic Block (CLB) architecture baptized Butterfly is introduced. It is compared with other hardened CLB architectures in terms of reliability and cost penalties. The second hardening solution is a redundanceless scheme. It is based on a “smart” synthesis that consists in seeking the most reliable design in a given founder library, instead of directly using a redundant solution. Then, at transistor level, new single-ended and dual-rail multiplexer architectures are proposed. They are compared to different other transistor structures, according to suitable design metrics

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Senouci, Sid-Ahmed Benali. "Optimisation et prédiction temporelles sur les réseaux programmables CPLD." Ecully, Ecole centrale de Lyon, 1998. http://www.theses.fr/1998ECDL0051.

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Abstract:

L'avenement des technologies programmables au debut des annees 80 a marque l'evolution de la conception et du marche de l'electronique numerique. Cet essor exige des methodes de synthese et d'optimisation specifiques a chaque cible et a chaque architecture. C'est dans ce cadre, que cette these propose des methodes de manipulations booleennes et de floorplanning avec attention particuliere accordee aux aspects temporels. En effet, les contraintes des applications implantees sur les cibles cpld (complex programmable logic devices), sont d'ordre temporel. Outre la mise en oeuvre des dites methodes, l'estimation temporelle proposee n'a de valeur que si elle est credible. Pour cela, l'etude s'est etendue aux liens entre la synthese et le placement et routage. Les resultats experimentaux montrent que l'ensemble de l'approche forme un tout coherent, efficace et mathematiquement rigoureux. Les travaux presentes dans cette these font partie integrante des outils livres par les constructeurs de ces technologies a savoir atmel et vantis.

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Beyrouthy, Taha. "Logique programmable asynchrone pour systèmes embarqués sécurisés." Grenoble INPG, 2009. http://www.theses.fr/2009INPG0137.

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Abstract:

Cette thèse porte sur la spécification, la conception et la validation d’un FPGA embarqué pour des applications sensibles nécessitant un haut niveau de sécurité. En effet, les FPGA ordinaires présentent de nombreuses failles vis-à-vis de la sécurité : - Ils ne sont pas prévus pour supporter des styles de circuits logiques alternatifs, tels que les circuits asynchrones, qui ont fait leur preuve dans le domaine de la sécurité pour la conception de cryptoprocesseurs par exemple. - Ils ne permettent pas de maîtriser complètement l’implémentation d’un circuit, notamment au niveau du placement et du routage. - Ils ne sont pas protégés contre les attaques par canaux cachés tels que les DPA (Differential Power Analysis) ou les DFA (Differential Fault Attack). Afin de lever ces obstacles technologiques, les travaux entrepris dans le cadre de cette thèse ont permis de proposer une architecture alternative pour supporter la programmation de différents styles de circuits asynchrones, de disposer d’un système de programmation du FPGA sécurisé (contre d’éventuelles attaques) et d’une conception garantissant un haut niveau de protection vis-à-vis des attaques citées ci-dessus. Enfin, une validation matérielle a complété l’étude et a permis d’appréhender la qualité des modèles développés au cours de cette thèse
This thesis focuses on the design and the validation of an embedded FPGA dedicated to critical applications which require a high level of security and confidentiality. Nowadays FPGAs exhibit many weaknesses toward security: 1- They are not intended to efficiently support alternative styles of circuits such as asynchronous circuits. 2- The place and route flow is not completely manageable by the user in order to target our security goal. 3- They are not protected against side channel attacks such as DP A, EMA or DF A. Ln order to overcome these technological problems, the work presented in this thesis proposes an architecture that supports the programming of different styles of asynchronous circuits. Ln addition, it presents a secure programming system and a design that ensurcs a high-Ievel of security against the attacks mentioned above. Finally, the circuit prototype has been evaluated in order to validate the relevance of the proposed solutions

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Delahaye, Jean-Philippe. "Plate-forme hétérogène reconfigurable : application à la radio logicielle." Rennes 1, 2007. http://www.theses.fr/2007REN1S181.

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Abstract:

Les techniques radio logicielle (RL) visent à offrir un accès à un large choix de standards de radiocommunications sur une architecture matérielle dont la grande flexibilité est nécessaire afin de répondre à la diversité des traitements à exécuter. La reconfigurabilité d'une plate-forme d'exécution hétérogène est donc un point clé technologique. La reconfigurabilité des systèmes RL doit répondre aux besoins d'adaptation des traitements pour répondre aux demandes de changements de contextes applicatifs. Nos travaux s'appuient sur l'analyse des traitements des couches physiques dans les chaînes d’émission des 3 standards de radiocommunications UMTS, GSM, 802. 11g. Nous proposons une analyse de factorisation des traitements multistandard afin de réduire le nombre de contextes à gérer. Nous déterminons les besoins de flexibilité des applications RL. Dans ce contexte, la gestion des configurations des plates-formes matérielles est une caractéristique essentielle d'un réel système RL. Nous proposons une approche hiérarchique et distribuée de la gestion de configuration ("HDCM") afin de répondre aux besoins de flexibilité des applications orientées flots de données implantées sur plate-forme hétérogène. La mise en œuvre d'applications sur des plates-formes hétérogènes reconfigurables et en particulier sur des circuits logiques configurables, nécessite la mise en place de méthodologies de conception afin d'extraire la reconfigurabilité potentielle de ces circuits. Nous apportons dans ces travaux différentes méthodologies de conception de systèmes sur puce dynamiquement et partiellement reconfigurables sur FPGA
The Software Defined Radio (SDR) techniques aim at offering an access to a broad choice of radio communications standards on a flexible hardware (HW) architecture which is necessary in order to answer the diversity of the processing to carry out. The digital communications techniques involve heterogeneous resources needs. The reconfigurability of a heterogeneous HW platform is thus a key features to a successful appearance of SDR systems. The reconfigurability of a SDR system must meet the needs for adaptation of the processing functions to answer the requirements of the contexts switching. Our work is based on the analysis of the baseband processing in the transmitting chains of the 3 standards UMTS, GSM and 802. 11g. We propose an analysis of factorization of the multistandard baseband processing in order to reduce the number of contexts to be managed and we determine the needs for flexibility of SDR applications. In this context, the configuration management of HW platforms clearly appears as the key feature of a SDR system. We propose a Hierarchical and Distributed Configuration Management (“HDCM”) approach in order to meet the needs of managing various types of flexibility of dataflow oriented applications mapped on heterogeneous HW. The implementation of applications on reconfigurable heterogeneous platforms and in particular on configurable logic devices, requires the uses of new design methodologies in order to extract the potential reconfigurability of these reconfigurables devices. We bring in this work various design methodologies that aim at designing partially and dynamically reconfigurable systems on chip and on FPGA

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Ben, Dhia Arwa. "Durcissement de circuits logiques reconfigurables." Thesis, Paris, ENST, 2014. http://www.theses.fr/2014ENST0068/document.

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Abstract:

Avec les réductions d'échelle, les circuits électroniques deviennent de plus en plus petits, plus performants, consommant moins de puissance, mais aussi moins fiables. En effet, la fiabilité s'est récemment érigée en défi majeur dans l'industrie micro-électronique, devenant un critère de conception important, au même titre que la surface, la consommation de puissance et la vitesse. Par exemple, les défauts physiques dus aux imperfections dans le procédé de fabrication ont été observés plus fréquemment, affectant ainsi le rendement des circuits. Par ailleurs, les circuits nano-métriques deviennent pendant leur durée de vie plus vulnérables aux rayonnements ionisants, ce qui cause des fautes transitoires. Les défauts de fabrication, aussi bien que les fautes transitoires, diminuent la fiabilité des circuits intégrés. En avançant dans les nœuds technologiques, les circuits logiques programmables de type FPGA sont les premiers à entrer sur le marché, grâce à leur faible coût de développement et leur flexibilité qui leur permet d'être utilisés pour n'importe quelle application. Les FPGA possèdent des caractéristiques attrayantes, notamment pour les applications spatiales et aéronautiques, où la reconfigurabilité, les hautes performances et la faible consommation de puissance peuvent être exploitées pour développer des systèmes innovants. Néanmoins, les missions ont lieu dans un environnement rude, riche en radiations pouvant produire des erreurs soft dans les circuits électroniques. Ceci montre l'importance de la fiabilité des FPGA en tant que critère de conception dans les applications critiques. La plupart des FPGA commerciaux ont une architecture matricielle et leurs blocs logiques sont regroupés en clusters. Ainsi, cette thèse s'intéresse à la tolérance aux fautes des blocs de base ( blocs logiques élémentaires (BLE) et boîtes d'interconnexion ) dans un FPGA de type « matrice de clusters ». Dans le but d'améliorer la fiabilité de ces blocs, il est impératif de pouvoir d'abord l'évaluer, pour ensuite sélectionner la bonne technique de durcissement selon le budget mis à disposition. C'est bien le plan principal de cette thèse. Elle a essentiellement deux objectifs : (a) analyser la tolérance aux fautes des blocs de base dans un FPGA de type « matrice de clusters », et identifier les composants les plus vulnérables. (b) proposer des méthodes de durcissement à différents niveaux de granularité, en fonction du budget de durcissement. En ce qui concerne le premier objectif, une méthodologie pour évaluer la fiabilité du cluster a été proposée. Cette méthodologie emploie une méthode analytique déjà existante pour évaluer la fiabilité des circuits logiques combinatoires. La même méthode est utilisée pour identifier les blocs les plus éligibles au durcissement. Quant au deuxième objectif, des techniques de durcissement ont été proposées aux niveaux multiplexeur et transistor. Au niveau multiplexeur, deux solutions de durcissement ont été présentées. La première solution a recours à la redondance spatiale et concerne la structure du bloc logique. Une nouvelle architecture de BLE baptisée « Butterfly » est introduite. Elle a été comparée avec d'autres architectures de BLE en termes de fiabilité et de surcoût. La deuxième solution de durcissement est une technique dite « sans redondance ». Elle est basée sur une synthèse intelligente qui consiste à chercher la structure la plus fiable parmi toutes celles proposées dans la librairie du fondeur, avant d'utiliser directement de la redondance. Ensuite, au niveau transistor, de nouvelles architectures de multiplexeur, à sortie unique ou différentielles, ont été proposées. Elles ont été comparées à d'autres assemblages différents de transistors, selon des métriques de conception appropriées
As feature sizes scale down to nano-design level, electronic devices have become smaller, more performant, less power-onsuming, but also less reliable. Indeed, reliability has arisen as a serious challenge in nowadays’ microelectronics industry and as an important design criterion, along with area, performance and power consumption. For instance, physical defects due to imperfections in the manufacturing process have been observed more frequently, impacting the yield. Besides, nanometric circuits have become more vulnerable during their lifetime to ionizing radiation which causes transient faults. Both manufacturing defects and transient faults contribute to decreasing reliability of integrated circuits. When moving to a new technology node, Field Programmable Gate Arrays (FPGAs) are the first coming into the market, thanks to their low development and Non-Recurring Engineering (NRE) costs and their flexibility to be used for any application. FPGAs have especially attractive characteristics for space and avionic applications, where reconfigurability, high performance and low-power consumption can be fruitfully used to develop innovative systems. However, missions take place in a harsh environment, rich in radiation, which can induce soft errors within electronic devices. This shows the importance of FPGA reliability as a design criterion in safety and critical applications. Most of commercial FPGAs have a mesh architecture and their logic blocks are gathered into clusters. Therefore, this thesis deals with the fault tolerance of basic blocks (clusters and switch boxes) in a mesh of clusters FPGA. These blocks are mainly made up of multiplexers. In order to improve their reliability, it is imperative to be able to assess it first, then select the proper hardening approach according to the available budget. So, this is the main outline in which this thesis is conceived. Its goals are twofold: (a) analyze the fault tolerance of the basic blocks in a mesh of clusters FPGA, and point out the most vulnerable components (b) propose hardening schemes at different granularity levels, depending on the hardening budget. As far as the first goal is concerned, a methodology to evaluate the reliability of the cluster is proposed. This methodology uses an existent analytical method for reliability computation of combinational circuits. The same method is employed to identify the worthiest components to be hardened. Regarding the second goal, hardening techniques are proposed at both multiplexer and transistor levels. At multiplexer level, two hardening solutions are presented. The first solution resorts to spacial redundancy and concerns the logic block structure. A novel Configurable Logic Block (CLB) architecture baptized Butterfly is introduced. It is compared with other hardened CLB architectures in terms of reliability and cost penalties. The second hardening solution is a redundanceless scheme. It is based on a “smart” synthesis that consists in seeking the most reliable design in a given founder library, instead of directly using a redundant solution. Then, at transistor level, new single-ended and dual-rail multiplexer architectures are proposed. They are compared to different other transistor structures, according to suitable design metrics

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Brunet, Philippe. "Exploration multicritères d'architectures à Reconfiguration Dynamique." Nancy 1, 2004. http://www.theses.fr/2004NAN10195.

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Abstract:

Les nouveaux circuits reconfigurable dynamiquement apportent plus de souplesse et de possibilités quand à la mise en oeuvre d'algorithmes. Si les progrès sont significatifs en ce qui concerne le matériel, leur mise en oeuvre de manière efficace suscite bien des interrogation tant la souplesse qu'ils apportent donne aux développeurs un vaste champ de solutions répondant à leurs besoins. Ainsi, bien que les circuits reconfigurable disponibles aujourd'hui soient issu des plus grandes entreprises du domaine, celles-ci n'ont pas inclue les méthodes et outils nécessaires à la bonne gestion de leurs composants. Le but de ce travail est de fournir un outil permettant une exploration globale des possibilités offertes par la reconfiguration dynamique lors de l'implantation d'un algorithme. Nous proposons un outil pour guider le concepteur de circuits en lui donnant les performances de l'implémentation de son application suivant différents scénaris proposés. L'aboutissement est alors une mise en oeuvre plus rapide, plus simple et moins contraignante de la reconfiguration dynamique qui aujourd'hui encore peut apparaître complexe aux non initiés
Days after days, new dynamically reconfigurable circuits provides more flexibility and possibilities to implement various algorithms. If progress is significant with regard to the material, an efficient implementation is hard to define according to this new flexibility. It provides to the developers a vast field of solutions meeting their needs. Today, available reconfigurable circuits from the main FPGA companies do not have efficient methods and tools necessary to a good management these components. The goal of this work is to provide tools allowing a complete exploration of the possibilities offered by dynamic reconfiguration for the implementation of an algorithm. We can thus give to the developers an overview of the performances that such or such manner of splitting its application will achieve. The result is then to allow an faster , simpler and less constraining implementation using the dynamic reconfiguration which still appear complex to a beginner in the world of reconfigurable computing

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Parvez, Husain. "Conception et exploration des architectures de circuits FPGA hétérogènes à base de structures matricielles et dédiées aux applications spécifiques." Paris 6, 2010. http://www.theses.fr/2010PA066501.

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Abstract:

La production en faible volume des produits à base de FPGA est très efficace et économique, car ils sont faciles à concevoir et à programmer dans le plus court délai. Les ressources reconfigurables génériques dans FPGA peuvent être programmées pour exécuter une vaste gamme d'applications en temps mutuels exclusifs. Toutefois, la flexibilité des FPGAs les rend beaucoup plus larges, plus lents et consommants plus de courant que leurs homologues ASICs. Par conséquent, les FPGAs sont inadaptés aux applications nécessitant un volume élevé de production, une haute performance ou une faible consommation de puissance. Le thème principal de ce travail consiste à réduire la surface du FPGA en introduisant des blocs durs hétérogènes (comme des multiplicateurs, additionneurs, etc. ) dans les FPGAs, et en concevant des FPGAs à application spécifique. Ce travail présente un nouvel environnement pour l'exploration des architectures FPGA hétérogènes à base de structures matricielles. Des techniques automatiques pour la génération de layout du FPGA sont employées pour diminuer le coût de développement et de réalisation (NRE: Non-Recurring Engineering) et le temps de mise sur le marché des architectures FPGA hétérogènes à applications spécifiques. L'environnement d'exploration pour FPGA hétérogène est amélioré pour explorer des FPGAs à applications spécifiques, appelé ici comme un FPGA Inflexible à application spécifique (ASIF). L'idée principale est d'effectuer le prototypage, les tests et même d'envoyer le shipment initial d'une conception de circuit sur un FPGA. Plus tard, il peut être migré vers un ASIF pour une production à volume élevé.

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Tanguy, Sébastien. "Test et testabilité des FPGA hiérarchiques à base de cellules mémoires SRAM." Montpellier 2, 2006. http://www.theses.fr/2006MON20050.

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Canivet, Gaëtan. "Analyse des effets d'attaques par fautes et conception sécurisée sur plate-forme reconfigurable." Grenoble INPG, 2009. http://www.theses.fr/2009INPG0065.

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Abstract:

La sécurité des traitements numériques est quelque chose d'important dans notre société actuelle. Un grand nombre d'applications nécessite de forts niveaux de sécurité et/ou de sûreté. Pour répondre à ces besoins, les applications utilisent souvent des composants ASICs. Les principaux problèmes de ce type de composant sont qu'ils sont dédiés à une application et nécessitent de forts volumes de production. Une autre approche possible consiste à utiliser des plates-formes reconfigurables telles que des FPGAs de type SRAM. Cependant, la mémoire de configuration de ces FPGAs est sensible aux perturbations, ce qui nécessite une étude spécifique. Cette thèse a pour objectif principal de caractériser les effets des injections de fautes par tirs laser et par application de surtensions dans ce type de composant. Lors de ce travail, nous avons pu analyser pour un type de FPGA la sensibilité des différents éléments configurant la logique programmable et identifier les principaux types de modification des interconnexions. Les effets obtenus ont été étudiés en fonction de plusieurs paramètres : focalisation du faisceau laser ou amplitude des surtensions, durée des perturbations et énergie. Le déterminisme des effets a également été analysé. Il a été montré pour les attaques par laser que la forme des zones de sensibilité dépend de la valeur initiale du bit et une interprétation a été proposée. Suite à ces différentes caractérisations, un crypto-processeur AES sécurisé contre les injections de fautes a été implanté sur le FPGA et attaqué. Les différences de robustesse avec l'implantation ASIC ont en particulier été analysées et une amélioration des contre-mesures a été proposée, implantée et validée
Security of digital processing is important in our society. Many applications require high levels of security and/or safety. To meet these requirements, applications often use ASIC components. The main problems of such devices are that they are dedicated to one application and require high production volumes. Another possible approach is to use reconfigurable platforms such as SRAM-based FPGAs. However, the configuration memory of such FPGAs is sensitive to perturbation, thus requiring a specific study. The main goal of this thesis is to characterize the fault injection effects obtained in such devices using lasers and power glitches. In this work, we analyze for a given FPGA the sensitivity of the elements configuring the logic and we identify the main types of modification patterns in interconnections. Fault attack effects have been studied with respect to several parameters: laser spot size or power glitch amplitude, perturbation duration and energy. The determinism of the effects was also analyzed. It was shown for the laser attacks that the shape of sensitive areas depends on the initial bit state and an interpretation was proposed. Based on these characterizations, an AES crypto-processor secured against fault-based attacks was implemented on the FPGA and then attacked. Robustness differences with the ASIC implementation were particularly analyzed and countermeasure improvements were proposed, implemented and validated

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Amouri, Emna. "Outils de placement et de routage pour des architectures FPGA sécurisées contre les attaques DPA." Paris 6, 2011. http://www.theses.fr/2011PA066205.

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Abstract:

La logique différentielle WDDL permet de protéger les circuits cryptographiques contre les attaques par analyse différentielle de la consommation de courant. Néanmoins, pour qu'elle soit efficace, il faut que le routage des signaux différentiels du circuit soit équilibré. Cette thèse s'intéresse au problème d'équilibre des signaux duaux d'un circuit implémenté en logique WDDL sur des architectures FPGA. D'abord, nous nous intéressons à une architecture FPGA hiérarchique arborescente, appelée MFPGA. Nous proposons des méthodes de partitionnement et de placement des cellules logiques, et nous élaborons un algorithme de routage Timing-Balance-Driven, dans le but d'équilibrer le routage des signaux duaux en termes de temps de propagation. Ensuite, nous adaptons les précédentes techniques à l'architecture matricielle. Par ailleurs, nous proposons une approche de routage différentiel pour une architecture matricielle à base de clusters. Dans un troisième temps, nous proposons un nouvel algorithme de routage Timing-Balance-Driven indépendant de l'architecture, et nous montrons son efficacité dans les architectures MFPGA et matricielle. Nous remarquons que le déséquilibre restant dans l'architecture MFPGA est dû au déséquilibre entre les longueurs des segments de routage.

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Gandriau, Marcel. "CIEL classes et instances en logique /." Grenoble 2 : ANRT, 1988. http://catalogue.bnf.fr/ark:/12148/cb37613782d.

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Le, Merrer Erwan. "Protocoles décentralisés pour la gestion de réseaux logiques large-échelle." Rennes 1, 2007. ftp://ftp.irisa.fr/techreports/theses/2007/lemerrer.pdf.

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Abstract:

Notre cadre est celui des réseaux logiques, dynamiques et large échelle. Nous nous intéressons aux méthodes de remontée d'information, à des fins d'administration ou de surveillance. Après un état de l'art concernant les techniques de maintien du service rendu, nous présentons quatre protocoles mesurant des caractéristiques clés du réseau. Nous proposons une méthode d'échantillonnage uniforme de noeuds, reposant sur une marche aléatoire. Nous apportons ensuite deux techniques permettant l'estimation de la taille d'un réseau. La première méthode repose sur une marche aléatoire, la seconde emploie le renversement du paradoxe des anniversaires. Nous procédons à un comparatif de ces deux méthodes, puis de la plus adaptée avec deux solutions de l'état de l'art. Nous abordons également le problème du placement de répliquas, pour des services potentiellement fortement sollicités. Nous apportons enfin la première méthode d'estimation distribuée de la dynamique des noeuds du réseau logique
We focus on large scale distributed and dynamic systems. We are interested in methods that get information from the network, for monitoring and administration purposes. After surveying related work about techniques that assure the service maintenance, we present four protocols which are aimed to mesure key characteristics about the overlay. We introduce an uniform sampling method, based on a random walk. We then present two techniques aimed at estimate the syze of a system. The first method rely on a random walk, and the second one use the birthday paradox reversal. A comparative study is driven, and finally the best one is compared with other techniques of the related work. We also worked on the replica placement issue, for potentially highly used services. Finally we introduce, to the best of our knowledge, the first distributed estimation method on the arrivals and departures dynamics on the network

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Khan, Jehangir. "Embedded multiprocessor architectures for automative driver assistance systems." Valenciennes, 2009. http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/d494f35c-ba4b-4230-bb99-881df0742ab6.

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Abstract:

Automotive crashes are responsible for the highest number of accidental deaths all over the world. Researchers, automotive manufacturers and government authorities around the world are continuously looking for solutions to this problem. Research has shown that half of the accidents can be avoided if a driver is alerted to an impending collision a fraction of a second in advance. A mechanism for warning the driver of an approaching danger is called a Driver Assistance System (DAS). Accident statistics show that a great majority of the vehicle crashes result from front-end collisions. Hence minimizing frontal collisions would significantly decrease road accidents. To predict a front-end collision sufficiently in advance, the obstacle must be detected from a distance. Moreover, for the DAS to be really effective, an imminent collision must be sensed in all circumstances, especially in poor weather where the DAS is needed most. A radar sensor fulfils both the prerequisites of long range obstacle detection and all-weather operation. However, only detecting obstacles can be useful to a certain extent. To establish whether an obstacle is on a collision course with the host vehicle, its trajectory must be foreseen before it comes close to the host vehicle. Determining the trajectory of a moving object requires its dynamic behavior to be monitored over a period of time. In a real traffic scenario more than one obstacle can pose danger to the host vehicle, hence trajectories of multiple objects have to be monitored simultaneously. An apparatus which is capable of performing such functions is called a Multiple Target Tracking (MTT) system. In this thesis we propose a DAS using the principles of Multiple Target Tracking to monitor the dynamics of obstacles hundreds of meters ahead and to avoid a collision of the host vehicle with them. While theoretically such a system offers one of the best answers to the road accident problem, its practical implementation is not a trivial task. It involves complex computations and consequently, needs a long processing time. However, to alert a driver to an approaching danger in real time, the computations must be performed very rapidly. We use multiple processors in our system to share the computation load and thereby reduce the processing time. Multiple processors running in parallel not only speed up the computation but also address the power consumption issues of the embedded systems. We use FPGA (Field Programmable Gate Array) as the implementation platform for our multiprocessor system. FPGAs offer the flexibility needed for the ever evolving embedded systems and they are very cost effective. A multiprocessor system implemented in an FPGA makes its architecture flexible and reconfigurable while the processors can be reprogrammed when needed. Thus FPGA based multiprocessor systems guarantee flexibility in hardware as well as in software therefore they scale very easily. We optimize the system architecture to minimize its hardware size while still meeting the realtime deadlines of the application. Minimized hardware not only leads to reducing energy consumption of the system but also enables us to fit the system in a smaller FPGA which plays an important role in reducing the cost of the system
Les accidents de véhicules automobiles sont responsables du plus grand nombre de décès dans le monde. Les chercheurs, les constructeurs automobiles et les autorités gouvernementales internationales sont continuellement à la recherche de solutions pour résoudre ce problème. La recherche a montré que la moitié des accidents peut être évitée si le conducteur est alerté d'une collision imminente une fraction de seconde à l'avance. Un mécanisme d'alerte d'un danger proche est appelé Driver Assistance Systems (DAS). Les statistiques montrent qu'une grande majorité des accidents de véhicules se passent à la suite d'une collision frontale. Minimiser les collisions frontales devrait donc diminuer considérablement les accidents de la route. Pour prévoir une collision frontale suffisamment à l'avance, l'obstacle doit être détecté à distance. En outre, pour que le système d’aide à la conduite soit réellement efficace, une collision imminente doit être prévue en tenant compte de toutes les circonstances : par exemple plus il fait mauvais, plus ce système est nécessaire. Un capteur radar remplit les conditions préalables de détection d'obstacles à longue portée en tenant compte des conditions météorologiques. Pour déterminer si un obstacle se trouve sur une trajectoire de collision avec le véhicule équipé, sa trajectoire doit être prévue avant qu'il n’arrive près du véhicule concerné. La détermination de la trajectoire d'un objet en mouvement exige que son comportement dynamique soit suivi sur une période de temps. Dans un scénario de trafic réel, plus d'un obstacle peut être considéré comme un danger, c’est pourquoi les trajectoires d'objets multiples doivent être surveillées simultanément. Un appareil capable d'assurer de telles fonctions est appelé un système de suivi d’obstacles multiples (Multiple Target Tracking : MTT). Dans cette thèse nous proposons un système d’aide à la conduite original utilisant les principes du MTT pour suivre la dynamique d’obstacles situés à plus d’une centaine de mètres et pour éviter une collision avec le véhicule équipé. En théorie, un tel système offre une des meilleures réponses au problème des accidents de la route, mais sa mise en œuvre reste difficile à réaliser. Elle implique des calculs complexes et, par conséquent, les besoins de traitement prennent du temps. Cependant, pour aviser le conducteur d'un danger imminent en temps réel, les calculs doivent être effectués très rapidement. Nous avons alors opté pour une solution optimale utilisant des processeurs afin de partager la charge de calcul et de réduire ainsi le temps de traitement. Les processeurs multiples fonctionnant en parallèle permettent non seulement d'accélérer le calcul, mais aussi d’optimiser la consommation d’énergie du système embarqué. Nous utilisons des FPGA (Field Programmable Gate Array) comme plateforme de mise en œuvre de notre système multiprocesseur. Les FPGA offrent la souplesse nécessaire pour les systèmes embarqués en constante évolution et sont très rentables. Un système multiprocesseur réalisé dans un FPGA rend son architecture flexible et reconfigurable et les processeurs peuvent être reprogrammés si nécessaire. Ainsi les systèmes multiprocesseurs à base de FPGA garantissent une souplesse du matériel ainsi que des logiciels, et par conséquent ces systèmes deviennent facilement évolutifs (scalables). Nous optimisons l'architecture du système afin de minimiser la taille du matériel tout en respectant les délais en temps réel de l’application. La minimisation du matériel ne conduit pas seulement à réduire la consommation d'énergie du système, mais nous permet aussi d'adapter le système dans un FPGA plus réduit, ce qui joue un rôle important dans la réduction du coût du système

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Blanc, Frédéric. "Etude d'un nouveau concept de calculateur reconfigurable : architecture et outils." Cergy-Pontoise, 2002. http://www.theses.fr/2002CERG0180.

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Abstract:

Avec les progrès de la micro-électronique, le nombre de transistors disponibles sur une puce est en constante augmentation. Mais il devient de plus en plus difficile d'exploiter ces nouvelles ressources. Il est donc nécessaire de proposer de nouveaux paradigmes d'architecture. Notre but est de proposer une architecture adaptée aux futures technologies. Une application se compose de deux sortes de ressources : le contrôle qui décrit l'ordonnancement des opérations, et les opérations qui accomplissent les traitements. L'architecture proposée offre de bonnes performances pour ces deux ressources. Un dispositif, appelé cache reconfigurable, est utilisé pour faciliter l'implémentation du contrôle. Les performances en calcul sont améliorées en utilisant une structure reconfigurable adaptée. De plus cette architecture dispose d'un mécanisme qui lui permet d'autogérer ses reconfigurations. Les travaux relatés dans cette thèse regroupent un aspect matériel et un aspect outil pour sa gestion
Due to the improvement of deep sub-microelectronic technologies, more and more transistors are available inside a die. But those improvements are difficult to exploit because of the design complexity and the time-to-market constraints. It is necessary to propose new paradigms of architecture in order to exploit future technologies. The implementation of any application requires two kinds of resources: controls which describe algorithms, operators which perform computation. A new reconfigurable architecture concepts which are suitable for both parts is proposed. The key concepts of the proposed architecture is to map controls using a mechanism called the reconfigurable cache, and to improve the processing performance with an adapted reconfigurable architecture. Furthermore this architecture allows scheduling reconfiguration processes using an event based mechanism which we call auto-reconfiguration. This thesis includes architectural consideration and a tool to manage those innovations

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Heron, Olivier. "Test de pannes temporelles dans les circuits programmables de type FPGA-SRAM." Montpellier 2, 2004. http://www.theses.fr/2004MON20101.

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Maazouzi, Zahir. "Conception des circuits programmables par la réécriture conditionnelle et étude des aspects vectoriels des fonctions booléennes." Orléans, 2001. http://www.theses.fr/2001ORLE2042.

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Abstract:

Dans ce travail, nous proposons une méthode de conception originale pour les circuits combinatoires de type FPLA, basée sur des techniques de réécriture conditionnelle. Ce cadre théorique fort nous permet d'obtenir une méthode correcte (les solutions proposées sont exactes) et complète. L'implémentation du système de règles d'inférences, s'est faite dans un premier temps en utilisant un démonstrateur automatique dans les théories de Horn. Pour améliorer les performances nous avons développé des heuristiques et des stratégies, propres à nos objectifs. Puis nous avons élaboré un nouveau logiciel en adaptant les structures de données et ne conservant que les traitements nécessaires à notre problématique. Nous avons ensuite étudié l'aspect vectoriel de l'algèbre de Boole et ainsi dégagé de nouvelles propriétés sur les tables de vérités et la notion de ±somme de produitsα d'une fonction booléenne. Ceci nous a permis d'optimiser considérablement en mémoire et en temps notre méthode, tout en conservant la correction et la complétude. L'efficacité restant toutefois limitée, nous avons repris les propriétés dégagées et proposé une nouvelle représentation dite ±chapeauα des produits booléennes. Cette nouvelle représentation a l'avantage de la représentation dite syntaxique tout en conservant les propriétés établies sur la forme vectorielle. Ceci nous a permis de dépasser le cadre de conception de circuit et de proposer un arbre ternaire ayant pour racine une fonction booléenne et codant sous forme ±chapeauα l'ensemble de ses implicants premiers. Cet arbre inclut la nouvelle notion de sémantique d'une fonction booléenne qui optimise notre méthode. Cette approche a aussi été utilisée pour le calcul d'une couverture irredondante d'une fonction. La complexité théorique et la comparaison avec d'autres méthodes existantes sont étudiées et l'amélioration est confirmée en pratique par le développement d'un prototype ayant comme structures de données sous-jacente les BDD.

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Boulbair, Zoheir. "Implantation d'algorithmes de commande sur FPGA : une méthodologie pour les systèmes électriques." Nantes, 2005. http://www.theses.fr/2005NANT2121.

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Abstract:

L'apparition ces dernières années de nouveaux composants FPGA, possédant des capacités fortement accrues et proposés à des prix très compétitifs, a fait de ces composants une alternative très sérieuse aux solutions logicielles dans le domaine de la commande numérique des systèmes électriques. Cependant, si l'implémentation sur des cibles logicielles est abondamment documentée, que ce soit dans des travaux scientifiques ou des notes d'application de constructeurs, l'implémentation matérielle l'est beaucoup moins. Pour réduire le temps de développement d'une application sur FPGA et travailler avec plus d'efficacité, il est pourtant nécessaire de disposer d'une méthodologie rationnelle, qui guide le concepteur pendant toutes les phases de conception. C'est dans ce sens qu'une méthodologie de mise en œuvre des algorithmes de commande numérique des systèmes électriques sur FPGA a été proposée. Sa validité a été testée sur différents algorithmes de commande numérique des machines électriques, notamment la variation de vitesse et de courant de la machine à courant continu ainsi que la commande scalaire de la machine asynchrone. Les résultats obtenus montrent l'intérêt de notre méthodologie pour réduire le temps de conception. L'implémentation de la MLI vectorielle est l'un des algorithmes qui montre que les FPGA conviennent particulièrement pour la commande des systèmes électriques. Une comparaison entre l'implémentation de cet algorithme sur microcontrôleur et sur FPGA a donc été réalisée.

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Farooq, Umer. "Exploration et optimisation des architectures de circuits FPGA hétérogènes à base de structures arborescentes et dédiées aux applications spécifiques." Paris 6, 2011. http://www.theses.fr/2011PA066284.

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Fabiani, Erwan. "Implémentation automatique de réseaux réguliers sur circuits reconfigurables." Rennes 1, 2001. http://www.theses.fr/2001REN10139.

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Abstract:

Les travaux présentés dans cette thèse constituent une méthode d'implémentation automatique de réseaux réguliers sur circuits reconfigurables. Les réseaux réguliers, utilisés pour paralléliser des algorithmes de calcul intensif, sont caractérisés par un assemblage de processeurs identiques. Or les outils standards de programmation pour circuits reconfigurables FPGA sont inefficaces pour implanter des circuits fortement structurés : ils requièrent un temps d'exécution excessivement long et perdent les propriétés de localité utiles pour la minimisation des délais. Notre méthode d'implémentation de réseaux réguliers prend en compte leur structure : de leurs propriétés de régularité, de localité et de leur hiérarchie, on déduit des contraintes qui dirigent la phase de placement. On montre sur plusieurs applications significatives que cette méthode diminue le temps de compilation jusqu'à un facteur 7 et multiplie la fréquence jusqu'à un facteur 3.

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Tka, Mouna. "Génération automatique de test pour les contrôleurs logiques programmables synchrones." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAM020/document.

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Abstract:

Ce travail de thèse, effectué dans la cadre du projet FUI Minalogic Bluesky, porte sur le test fonctionnel automatisé d'une classe particulière de contrôleurs logiques programmables (em4) produite par InnoVista Sensors. Ce sont des systèmes synchrones qui sont programmés au moyen d'un environnement de développement intégré (IDE). Les personnes qui utilisent et programment ces contrôleurs ne sont pas nécessairement des programmeurs experts. Le développement des applications logicielles doit être par conséquent simple et intuitif. Cela devrait également être le cas pour les tests. Même si les applications définies par ces utilisateurs ne sont pas nécessairement très critiques, il est important de les tester d'une manière adéquate et efficace. Un simulateur inclu dans l'IDE permet aux programmeurs de tester leurs programmes d'une façon qui reste à ce jour informelle et interactive en entrant manuellement des données de test. En se basant sur des recherches précédentes dans le domaine du test des programmes synchrones, nous proposons un nouveau langage de spécification de test, appelé SPTL (Synchronous Programs Testing Language) qui rend possible d'exprimer simplement des scénarios de test qui peuvent être exécutées à la volée pour générer automatiquement des séquences d'entrée de test. Il permet aussi de décrire l'environnement où évolue le système pour mettre des conditions sur les entrées afin d'arriver à des données de test réalistes et de limiter celles qui sont inutiles. SPTL facilite cette tâche de test en introduisant des notions comme les profils d'utilisation, les groupes et les catégories. Nous avons conçu et développé un prototype, nommé "Testium", qui traduit un programme SPTL en un ensemble de contraintes exploitées par un solveur Prolog qui choisit aléatoirement les entrées de test. La génération de données de test s'appuie ainsi sur des techniques de programmation logique par contraintes. Pour l'évaluer, nous avons expérimenté cette méthode sur des exemples d'applications EM4 typiques et réels. Bien que SPTL ait été évalué sur em4, son utilisation peut être envisagée pour la validation d'autres types de contrôleurs ou systèmes synchrones
This thesis work done in the context of the FUI project Minalogic Bluesky, concerns the automated functional testing of a particular class of programmable logic controllers (em4) produced by InnoVista Sensors. These are synchronous systems that are programmed by means of an integrated development environment (IDE). People who use and program these controllers are not necessarily expert programmers. The development of software applications should be as result simple and intuitive. This should also be the case for testing. Although applications defined by these users need not be very critical, it is important to test them adequately and effectively. A simulator included in the IDE allows programmers to test their programs in a way that remains informal and interactive by manually entering test data.Based on previous research in the area of synchronous test programs, we propose a new test specification language, called SPTL (Synchronous Testing Programs Language) which makes possible to simply express test scenarios that can be executed on the fly to automatically generate test input sequences. It also allows describing the environment in which the system evolves to put conditions on inputs to arrive to realistic test data and limit unnecessary ones. SPTL facilitates this testing task by introducing concepts such as user profiles, groups and categories. We have designed and developed a prototype named "Testium", which translates a SPTL program to a set of constraints used by a Prolog solver that randomly selects the test inputs. So, generating test data is based on constraint logic programming techniques.To assess this, we experimented this method on realistic and typical examples of em4 applications. Although SPTL was evaluated on EM4, its use can be envisaged for the validation of other types of synchronous controllers or systems

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Boudouani, Nassima. "Architectures reconfigurables dynamiquement : synthèse matérielle d'opérateurs de détection et d'estimation de mouvement temps réel." Cergy-Pontoise, 2004. http://www.theses.fr/2004CERG0201.

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Abstract:

Le travail effectué dans cette thèse concerne l'implantation temps réel d'opérateurs de détection et d'estimation de mouvement sur FPGA reconfigurables dynamiquement. Le détecteur de mouvement que nous avons étudié est basé sur les champs de Markov ; il présente un grain de calcul variable et son caractère récursif a longtemps constitué un frein à son implantation temps réel. Nous avons proposé des solutions pour rompre cette récursion et avons suggéré deux types d'implantations sur architectures reconfigurables à grain fin : l'une dynamique évaluée sur le FPGA AT40K40 d'Atmel et l'autre statique implantée sur les FPGA XC4000 et Virtex de Xilinx. Nous avons pour chacune de ces solutions détaillé l'organisation et la gestion des données en mémoire. Les estimateurs de mouvement que nous avons abordés sont basés sur la méthode d'appariement de blocs. La difficulté de l'implantation temps réel de l'estimateur de mouvement à recherche exhaustive provient principalement de la grande quantité de données à traiter ; nous avons évalué différentes solutions visant à réduire le nombre d'opérations à faire ou le nombre de données à traiter, et avons montré la faisabilité de leurs implantations temps réel sur des circuits reconfigurables à grain fin de type AT40K40. Pour l'ensemble des algorithmes étudiés, nous avons proposé un découpage en configurations prenant en compte des contraintes liées aux ressources de calcul disponibles, au taux de parallélisme possible, à la bande passante mémoire, et aux dépendances de données entre configurations successives. Ces opérateurs viennent enrichir la bibliothèque d'IP en cours de construction pour le projet Ardoise (Architecture reconfigurable dynamiquement orientée image et signal embarquée) et peuvent s'utiliser comme éléments de base pour d'autres applications comme la compression vidéo
The work described in this thesis concerns the real time implementation of motion detection and estimation operators on dynamically reconfigurable FPGA. The motion detector that we studied is based on Markov fields ; it presents variable granularity and its recursive feather prevents its real time implementation. We proposed solutions to break this recursion and we suggested two types of implementations on fine-grained reconfigurable architectures : the dynamic one evaluated on AT40K40 Atmel FPGA, and the static one evaluated on XC4000 and Virtex FPGA. For each solution we detailed the data organization and management. The motion estimators studied are based in block-matching method. The difficulty of the real time implementation of the full search block-matching motion estimator is mainly due to the high quantity of data used in calculation. We evaluated different solutions used to reduce the number of operations or the number of data to process and we demonstrated that their real time implementations are possible on fine-grained reconfigurable circuits like AT40K40. For all applications, we proposed partitioning which takes into account constraints like available computing area, data parallelism, memory bandwidth, and data dependencies between successive configurations. These operators contribute to the Ardoise (Architecture reconfigurable dynamiquement orientée image et signal embarquée) library elaboration and can be used like basics components in other applications like video compression

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Abel, Nicolas. "Outils et méthodes pour les architectures reconfigurables dynamiquement à grain fin : Synthèse et gestion automatique des flux de données." Cergy-Pontoise, 2006. http://biblioweb.u-cergy.fr/theses/06CERG0301.pdf.

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Abstract:

Cette thèse présente des outils et méthodologies de développement destinés aux architectures reconfigurables dynamiquement. On commence par proposer une suite d'outils améliorant la mise en oeuvre de la reconfiguration dynamique : on optimise le stockage des configurations et la durée des reconfigurations grâce à des outils logiciels et matériels. On termine en étudiant les mécanismes de gestion de la zone reconfigurable à partir d'un langage de haut niveau. Ensuite, on s'intéresse particulièrement à la gestion automatique des flux de données. On se base sur un découplage entre les modules de traitement et les modules de gestion des flux de données. Les seconds, sont entièrement pris en charge par les outils de développement et le système de gestion de l'architecture. Ainsi, le système dispose d'une bibliothèque de traitements et de tous les outils permettant de les séquencer en temps réel. L'ensemble des concepts étudiés a été mis en oeuvre en situation réelle sur l'architecture ARDOISE
This thesis presents tools and methodologies dedicated to fine grain dynamically reconfigurable architectures. In the first part, after studying this reconfiguration mode, we describe a tool set improving dynamical reconfiguration implementation. Firstly, we optimize configuration storage and reconfiguration duration proposing software compressing tools and hardware reconfiguration module. We finish studying the system management of the reconfigurable area. The system, developed with a high level language, makes configurations scheduling flexible. In the second part, we focus on the data flow automatic management. We base this on the separation of treatment modules and data flow managing modules. The second is totally directed by the developing tools and the managing system. In this way, the system has a treatment library and all the tools necessary to interconnect and schedule treatments in real time. The whole studied concepts have been implemented on ARDOISE architecture

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Boivin, Benoît. "‬Commande numérique d'un gyromètre vibrant." Poitiers, 2004. http://www.theses.fr/2004POIT2299.

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Legrand, Thomas. "Les réseaux de paquets optiques en mode « burst » : la résolution de leurs contentions." Rennes 1, 2009. http://www.theses.fr/2009REN1S146.

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Abstract:

Cette thèse définit une nouvelle architecture de réseau « Optical Burst Switching » (OBS) : l’OBS à label. Elle compare numériquement ses performances avec celles des réseaux OBS conventionnel et "Offset Time Emulated" OBS. Elle étudie l’impact sur les performances de ces trois architectures de réseaux OBS des mécanismes de résolution temporelle et spectrale de contentions de bursts ainsi que de la question du routage. De plus, nous introduisons un nouvel algorithme d’ordonnancement de bursts dont nous évaluons les performances en comparaison avec celles de l’algorithme "Latest Available Unused Channel with Void Filling". Enfin, nous présentons un banc d’essai de nœud de cœur de réseau OBS à label, conçu pour l’étude des contentions de bursts et de leur résolution spectrale et temporelle. Nos résultats expérimentaux valident la capacité de notre nœud à utiliser les mécanismes de résolution spectrale et temporelle de contentions et à transmettre les bursts vers leur destination
This thesis presents a new OBS architecture called “Label-Switched OBS” and numerically compares its performances with the ones of conventional OBS and Offset Time Emulated OBS. This thesis discusses burst contention resolution mechanisms in spectrum and time domain for these three network architectures as well as routing issues. The thesis introduces a new scheduling algorithm and compares it with the Latest Available Unused Channel with Void Filling algorithm. The experimental part of this thesis describes our test bed based on a Label-Switched OBS core node. It provides the means to investigate burst contention resolution mechanisms in spectrum and time domain. Our experimental results confirm the node capability to resolve the burst contentions, in spectrum and time domain

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Bricas, Gaëtan. "Radiation reliability analysis of FPGA-based systems : testing methodologies and analytical approaches." Electronic Thesis or Diss., Université de Montpellier (2022-....), 2022. http://www.theses.fr/2022UMONS070.

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Abstract:

Ce travail se focalise sur les méthodologies de test pour analyser la sensibilité aux radiations des systèmes basés sur FPGA. De par leur flexibilité, l'analyse de fiabilité sur ces composants est une tâche complexe, car leur sensibilité aux radiations est entièrement conditionnée par le système implémenté. En effet, leur sensibilité dépend à la fois de la sensibilité intrinsèque du composant (aux effets de doses et aux effets singuliers) et de la manière dont les perturbations induites peuvent impacter le fonctionnement du système. Les méthodologies actuelles ont montré certaines difficultés pour faire le lien entre la sensibilité intrinsèque du FPGA et celle du système implémenté. L'objectif de cette thèse est d'améliorer les méthodologies de test radiations pour surmonter ces limitations.Au niveau des effets de dose, une nouvelle méthodologie est proposée. Sa principale contribution est d'étendre l'évaluation des dégradations paramétriques à toutes les ressources logique et de routage du composant. Dans ce but, des structures spécifiques ont été développées pour mesurer la dégradation du temps de propagation de chaque type de ressource. Des tests aux rayons-X ont été réalisés sur trois familles de FPGA pour mettre en évidence les bénéfices de cette approche. Au niveau des effets singuliers, la méthodologie proposée se situe entre les deux approches traditionnelles pour les tests sous faisceau de particules (tests au niveau des primitives et test de l'application finale), en proposant une évaluation de la sensibilité à un niveau plus élevé de granularité. Le principe est d'utiliser un benchmark : un ensemble de structures, suffisamment simples pour fournir une bonne testabilité (faible taux de masquage d'erreur) et suffisamment complexes pour être représentatif des applications réelles. Ce benchmark s'articule autour des opérateurs arithmétiques. En utilisant différentes implémentations de la même fonction avec une forte diversité dans les paramètres des circuits et dans l'utilisation des ressources, les tests de radiations remplissent un objectif multiple. Premièrement, les résultats de tests fournissent des informations essentielles pour identifier et comprendre les différents mécanismes de défaillances et leur prédominance ; deuxièmement, cette méthodologie permet d'évaluer qualitativement l'impacte des différents types de ressources instanciées sur la sensibilité global du système et de comparer quantitativement la sensibilité entre différentes implémentations et avec différentes solutions de mitigation pour la même fonction logique. Enfin, elle fournit aux designers des recommandations pour améliorer la fiabilité de leurs systèmes basés sur FPGA. Des tests neutron et proton ont été réalisés pour démontrer les avantages apportés par cette approche.La principale limitation des tests radiation repose sur la difficulté à extrapoler les résultats de tests réalisés avec un circuit donné pour estimer la sensibilité de n'importe quel autre circuit. Pour aborder cette limitation, une nouvelle approche logicielle a été développée pour estimer la susceptibilité des circuits implémentés sur FPGA aux corruptions de la mémoire de configuration. Cette approche analytique se base sur la netlist physique du circuit. Le principe est d'explorer les différents nœuds du circuit et les différentes ressources logiques qui le composent pour extraire l'ensemble des bits de configuration qui sont critiques pour le fonctionnement du système. La principale contribution de cette approche est de prendre en compte la charge de travail du circuit pour analyser la propagation des erreurs et ainsi filtrer parmi l'ensemble des bits de configuration utilisé, ceux qui modifient réellement la réponse du système. L'efficacité de cette approche est évaluée par injection de fautes et par test protons
This work focuses on testing methodologies to analyze the radiation sensitivity of FPGA-based systems. Due to their flexibility, the reliability analysis on these components is a challenging task as the radiation sensitivity is entirely conditioned by the implemented system. Indeed, it depends on the one hand on the intrinsic sensitivity of the component (to both TID and SEEs) and, on the other hand, on the way the different induced perturbations can impact the operation of the implemented system. State-of-the-art methodologies have shown a number of limitations in bridging the intrinsic sensitivity of the FPGA and the one of the implemented systems. The objective of this thesis is to improve radiation testing methodologies to overcome these limitations.Concerning TID effects, a new testing methodology is proposed. Its main contribution is to extend the evaluation of parametric degradations to all logical and routing resources of the component. For this purpose, specific benchmarking structures have been developed to measure the propagation delay deviation of each type of logical and routing resource. A new technique to measure the propagation delay in real time and with limited external instrumentation is also proposed. X-ray radiation tests have been performed on three FPGA families to highlight the benefits of this methodology.As for SEE, the proposed testing methodology lies between the two traditional accelerated particle beam testing approaches (primitive level testing and final application testing) by proposing a sensitivity evaluation at a higher level of granularity. The basic idea is to instantiate a set of dedicated benchmarking structures, simple enough to provide a good testability (low error masking, traversable state spaces) while sufficiently complex to provide a good representativity of the circuits effectively implemented on FPGAs. The benchmarks selected in this study are based on arithmetic operations. By using different implementations of the same arithmetic functions with a large diversity in the circuit parameters, and in the use of resources, the radiation tests fulfill a multifaceted purpose. First, the test results provide extensive information to identify and understand the different failure mechanisms and their predominance; second, it allows to qualitatively evaluate the impact of different types of resources on the global system sensitivity and to quantitatively compare the sensitivity of different implementations of the same logic function and the effectiveness of mitigation solutions. Finally, it provides a set of guidelines for designers to improve the reliability of FPGA-based systems. Several neutron and proton beam tests have been performed to demonstrate the advantages of this approach.The main limitation of radiation testing lies with the difficulty to extrapolate the results of tests performed with a given implemented circuit to estimate the sensitivity of any other circuit. To address these limitations, a new software-based approach has been developed to estimate the susceptibility of circuits implemented on SRAM based FPGA to configuration memory corruptions. This analytical approach uses the physical netlist of the circuit and explores the different nodes and logical resources that compose it to extract all the configuration bits that are critical for the system operation. The main contribution of this approach is to take into account the workload of the circuit, extracted from logic simulation, to analyze the propagation of errors and thus filter among the set of potentially critical configuration bits, those that actually modify the output signals of the system. The efficiency of this approach is validated through fault injection and proton experiment

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Zhang, Linlin. "Architecture reconfigurable pour l'analyse d'images spectrales." Saint-Etienne, 2009. http://www.theses.fr/2009STET4022.

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Abstract:

L’objectif de la thèse est de proposer une architecture générique paramétrable sur FPGA pour des applications d’images spectrales. La paramétrisation de l’architecture est basée sur les besoins en calcul et en communication de l’algorithme ciblé. L’architecture générique est conçue à partir de blocs IP (Intellectual Property) préexistants pour certains et d’un ou plusieurs réseaux d’interconnexions entre les blocs. Cette architecture peut donc répondre rapidement aux besoins de la plupart des algorithmes d’analyse d’images par une adaptation minimale des blocs et des interconnexions. Les besoins en communication étant importants pour les applications d’analyse d’images, le travail a porté essentiellement sur la proposition d’architectures de communications performantes et adaptées aux besoins algorithmiques. Ces architectures de communications sont basées sur le concept des architectures NoC (Network on Chip), architectures considérées comme les architectures de communication les plus adaptées actuellement. Le contexte de l’étude se place dans le domaine d’authentification par imagerie spectrale, avec l’utilisation d’algorithmes d’analyse d’images spectrales. A partir de l’application, un ensemble d’architectures NoC paramétrables a été défini. Cet ensemble regroupe les caractéristiques principales et essentielles pour la conception de NoC dédié. Une exploration de l’espace de conception pour les cinq versions de NoC TDM proposées et implantées sur FPGA permet d’identifier au préalable les besoins en ressources et les performances obtenues, afin de définir la meilleure architecture de communication par rapport aux besoins de l’application
The aim of this thesis is to propose a parameterized architecture for the spectral image applications implemented in Field-programmable gate array (FPGA). The parameterization of the architecture concerns the choice of data processing algorithms and the communication requirements. The global architecture is constructed by using existing IP (Intellectual Property) blocks with the interconnection between them. The architecture can meet most of the image analysis algorithms’ requirements by a minimum adaptation (modification) of the blocks and the interconnections. The communication requirements are important for the image analysis applications. This work is focused on efficient communication architecture design and its adaptability to the algorithms’ requirements. The proposed communication architectures are based on a Network on Chip (NoC) structure, which is considered as the most adaptable and flexible communication architecture at the moment. The context of the research is focused on the spectral image authentication by using spectral image analysis algorithms. A set of parameterized NoC architectures is proposed and evaluated for this application. These architectures have the main required characteristics dedicated to the image authentication process. A Design Space Exploration (DSE) principle is employed for the implementation of the five versions of Time Division Multiplexing (TDM) NoC on FPGA. It allows to identify the ressources and to estimate the achieved performance, in order to determine the best communication structures which reply to the requirements of the targeted applications

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Bonté, Eric. "Calcul des extensions dans les théories de défauts en réseau : Application au raisonnement à profondeur variable." Paris 13, 1992. http://www.theses.fr/1992PA132015.

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Abstract:

Nous étudions dans cette thèse le problème du calcul des extensions dans un sous-ensemble de la logique des défauts qui permet d'interpréter les réseaux d'héritage avec exceptions. Nous proposons une procédure correcte et complète qui calcule toutes les extensions d'une théorie réseau. Notre procédure ne se limite pas aux théories ordonnées et fonctionne même en présence de circularités dans le réseau. L'originalité de notre procédure est de s'appuyer sur un système de maintenance de la vérité. Nous présentons une adaptation de cette procédure dans le cadre d'un système hybride de raisonnement à profondeur variable, c'est-à-dire dans un système qui travaille sur plusieurs niveaux de représentations définis dynamiquement en fonction des besoins du raisonnement

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Gabourin, Stéphane. "Etude et modélisation du comportement du FPGA A54SX72A d'Actel en milieu radiatif et à températures contrôlées : application à l'environnement du LHC." Chambéry, 2007. http://www.theses.fr/2007CHAMS006.

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Abstract:

Le futur accélérateur de particules du CERN (LHC) produira des collisions de protons d'énergie 14 TeV dans le centre de masse. La trajectoire des faisceaux le long des 27 Km de l'anneau du LHC est assurée par des aimants dipôles et quadripôles supraconducteurs refroidis à une temperature de 1,9 K. Les cartes électroniques d'acquisition de températures seront placées sous certains dipôles à cause de courants d'excitation des capteurs n'excédant pas 1μA. Le composant numérique principal embarqué sur les cartes est un circuit integré (CI) FPGA A54SX72A de chez Actel, dont l'objectif est d'analyser et filtrer les signaux. En fonction de leur position le long des 27 Km de l'anneau de l'accélérateur, les cartes électronique fonctionneront dans des milieux plus ou mains irradiés et à différentes températures. Le principal objectif de ma thèse est de modéliser ce comportement, en mesurant le courant électrique de consommation des CI et le taux d'erreurs logiques TTL, en fonction de la température et de la quantité d'irradiations. Ces 2 paramètres font l'objet de mesures temps réel des tests. Le modèle proposé est empirique et est construit de manière à reproduire les mesures et leurs corrélations. Une première campagne de tests est effectuée à l'aide d'un faisceau de rayons X, qui permet d'étudier les effets de dose dans le dioxyde de silicium. La deuxième sérle de tests, réalisée avec un faisceau de protons, permet l'étude de la section efficace des événements singuliers dans le CI, en fonction de la dose et de la température. Le modèle est caractérisé par une équation qui décrit le temps de fonctionnement du circuit en fonction de la température et du debit de dose pour l'irradiation aux rayons X (donc uniquement pour l'effet de dose). L'équivalence avec les protons a été déterminée avec un faisceau de protons d'énergie 63 MeV. Le comportement des CI apparait similaire à celui observé avec les rayons X, cependant avec des doses equivalentes environ 8 fois plus faibles
The Large Hadrons Collider (LHC) at CERN (Geneva) will provide proton-proton collisions at center of mass energy of 14 TeV. The beam bending and trajectory in the 27 km ring is maintained by superconducting dipole magnets at 1. 9 K. The temperature and pressure readout electronic cards should be placed under the dipole magnets due to sensors fed with currents not exceeding 1μA. The main digital component, embedded in the cards, is an integrated circuit (IC) of type FPGA A54SX72A from Actel (CMOS technology) whose purpose is signal filtering and analysis. Depending of the location along the 27 km accelerator ring, the readout cards will be exposed to different amount of radiation, and at different functioning temperatures. The main goal of my thesis is to model the behavior of the IC, i. E. The electrical current consumption of the IC and the rate of TTL logic errors, taking into account simultaneously both temperature and amount of irradiation. These two parameters are monitored with accurate continuous measurements. The model is empirical and it is built such as to reproduce the measurements and their correlations. The first set of measurements, performed with X-ray radiations, allows the study of dose effects in the silicon dioxide. The second test campaign, performed with a proton beam, allows the study of the IC single events cross sections as a function of the dose and the temperature. The results of theses studies allows to build a model able to predict the behavior of any given readout card in the LHC tunnel. This allows designing a maintenance plan of the readout system in the tunnel. The model is characterized by an equation which describes the functioning time of the IC versus the temperature and the dose rate for X-ray irradiations, i. E. Only for the dose effect. The equivalence with protons has been determined by measurements with a proton beam at energy of 63 MeV. The protons appear to be 8 times harder than X-rays for the equivalent dose rate

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He, Michel. "Contribution à l'étude de l'impact des nanotechnologies sur les Architectures : Apprentissage d'inspiration neuronale de fonctions logiques pour circuits programmables." Phd thesis, Université Paris Sud - Paris XI, 2008. http://tel.archives-ouvertes.fr/tel-00422144.

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Abstract:

La première partie de mon thèse s'intéresse aux problèmatiques de la technologie du semi-conducteur traditionnelle. Ensuite dans la deuxième partie je vais m'intérésser aux propriétés des nanocomposants. Ils se distinguent du CMOS classique selon plusieurs critères. Ayant une connaissance globale des architectures, j'ai choisi de développer plus amplement les réseaux de neurones en seconde partie. En effet, des fonctions logiques peuvent être émulées par les réseaux de neurones réalisés à partir des nanotubes de carbones et des mémoires multiniveaux. Pour la dernière partie, la robustesse d'une architecture de réseaux de neurones est évaluée par simulation qui montre la possibilité de construire un circuit robuste grâce à l'apprentissage.

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Bouchard, Sandra. "Etude d'une méthodologie d'implantation de fonctions logiques adaptées au traitement d'images dans un FPGA." Dijon, 1999. http://www.theses.fr/1999DIJOS061.

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Abstract:

Cette thèse, réalisée au laboratoire le2i, est consacrée a l'implantation de fonctions logiques adaptées au traitement d'images sur des circuits programmables, les FPGA. Une première partie a présenté brièvement le FPGA et son utilisation en traitement d'images. La procédure d'implantation sur FPGA a été rappelée. Dans la deuxième partie, nous avons recherché parmi les méthodes existantes, une technique adaptée à nos besoins. Cela nous a conduits à développer notre propre méthode. La troisième partie nous présente le solveur réalisé a l'aide de méthodes de résolution par contraintes : SCORE(FD/B) et SCORE(FD/I), qui est limité par la mémoire. Dans la quatrième partie, nous avons orienté nos recherches vers la décomposition fonctionnelle et nous avons développé notre propre méthode de décomposition de fonctions appelée codage-sélection. Cette méthode systématique a pu être améliorée par des optimisations et notamment, la permutation des entrées. La cinquième partie expose en détail les algorithmes génétiques et leur apport à notre méthode, la sixième partie étant consacrée aux résultats obtenus à l'aide de cette méthode. Nous avons comparé ces résultats avec ceux obtenus par alliance M1, logiciel commercial d'implantation. La dernière partie présente deux autres méthodes de décomposition de fonctions qui présentent une possibilité de choix quant à la méthode à utiliser suivant les fonctions à implanter.

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Perez, Castañeda Oscar Leopoldo. "Modélisation des effets de la reconfiguration dynamique sur la flexibilité d'une architecture de traitement temps réel." Nancy 1, 2007. http://www.theses.fr/2007NAN10139.

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Abstract:

L'apport principal de la logique câblée par rapport au microprocesseur est le degré de parallélisme qui est supérieur de plusieurs ordres de grandeurs. Cependant la propriété de configurabilité de ces circuits entraîne un surcoût considérable en terme de surface de silicium, de temps de propagation et de consommation énergétique par rapport à des circuits figés tels que les ASIC. La reconfiguration dynamique des FPGA est alors souvent présentée dans la littérature comme un moyen d'augmenter leur flexibilité, pour approcher celle des microprocesseurs, tout en conservant un niveau de performance sinon proche des ASIC du moins nettement supérieur à celui des microprocesseurs. Si la performance est en général, au moins pour un domaine applicatif donnée, assez facile à quantifier, il en va tout autrement pour la flexibilité. Non seulement cette dimension n'est jamais quantifiée dans la littérature, mais nous n'avons trouvé aucune définition de la flexibilité d'une architecture de traitement de données. L'objectif principal de ce travail de thèse est donc d'une part de définir et quantifier la flexibilité et d'autre part de modéliser l'influence de la reconfiguration dynamique sur la flexibilité. Nous mettons à disposition une métrique ainsi qu'un embryon de méthodologie permettant au concepteur d'opter ou non pour cette solution en fonction de ses contraintes et objectifs
The principal contribution of the wired logic compared to the microprocessor is the degree of parallelism which is in higher several orders of magnitude. However, the property of configurability of these circuits involves an additionnal cost in term of silicon surface, delay and power consumption compared to circuits ASICs. The dynamic reconfiguration of the FPGA is often presented in the literature like a means of increasing their flexibility, to approach that of the microprocessors, while preserving a level of performance that if not is close to the ASIC is higher than of the microprocessors. If the performance is in general, for a given application, more easy to quantify, the situation is quite different for flexibility. In the litterature this metric has never been defined and quantified. Moreover we did not find any definition of the flexibility of an architecture for processing of data. The principal objective of this work is by one hand, to define and quantify the flexibility and by the other hand, to model the influence of the dynamic reconfiguration on flexibility. We put at the disposition the designer a metric as well as the bases of methodology allowing it to choose or not this solution according to its constraints and objectives

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Colancon, Stéphane. "Conception de systèmes analogiques : méthodologie et environnement de prototypage." Montpellier 2, 2001. http://www.theses.fr/2001MON20181.

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Faure, Philippe. "Test orienté utilisateur des circuits configurables de type FGPA à base de SRAM." Montpellier 2, 2002. http://www.theses.fr/2002MON20136.

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Harb, Naim. "Dynamically and Partially Reconfigurable Embedded System Architecture for Automotive and Multimedia Applications." Valenciennes, 2011. http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/1810c575-b28e-4817-a3be-f0527631eabd.

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Abstract:

Les processeurs programmables sont largement utilisés dans la réalisation des systèmes embarqués en raison leurs caractéristiques micro-architecturales intéressantes. Cependant, les délais de plus en plus courts de mise sur le marché et les coûts de conception élevés exigent un investissement coûteux. Pour surmonter ces problèmes, les concepteurs de systèmes embarqués s’appuient de plus en plus sur les circuits reconfigurables (ou FPGA pour Field Programmable Gate Arrays) en tant que plateformes spécifiques de conception. Néanmoins, ces FPGAs sont généralement relativement lents et consomment une quantité importante d’énergie électrique. Cependant, les récentes avancées dans les architectures FPGA, telle que la reconfiguration partiellement dynamique (ou DPR pour Dynamic Partial Reconfiguration), aident à combler ce fossé. La DPR permet à une partie du système embarqué d’être reconfigurée en cours de l’exécution de l’application. Ce qui permet d’avoir une meilleure adéquation entre les besoins des applications exécutées et l’architecture du système. Le travail de cette thèse vise à exploiter les caractéristiques de la DPR des récents FPGAs pour supporter des applications de sécurité routière (ou DAS pour Driver Assistant System) et des applications multimédias où nous avons sélectionné l’encodeur H. 264 comme exemple illustratif. Pour l’application DAS, un filtre hardware et reconfigurable dynamiquement a été conçu. Cette architecture ne provoque aucune surcharge de reconfiguration. En se basant sur l’analyse des caractéristiques (nombre, distance, vitesse, etc. ) autour du véhicule la meilleure architecture du filtre est déterminée. Concernant l’application H. 264, nous avons proposé une nouvelle architecture de l’unité de mesure d’estimation du mouvement (ou ME pour Motion Estimation). L’architecture proposée peut répondre rapidement et automatiquement à des contraintes spécifiques d’énergie et de qualité d’image
Short time-to-market windows, high design and fabricationcosts, and fast changing standards of application-specificprocessors, make them a costly and risky investment for embedded system designers. To overcome these problems, embedded system designersare increasingly relying on Field Programmable Gate Arrays(FPGAs) as target design platforms. FPGAs are generally slower and consumemore power than application-specific integrated circuits(ASICs), and this can restrict their use to limited applicationdomains. However, recent advances in FPGA architectures,such as dynamic partial reconfiguration (DPR), are helpingbridge this gap. DPR reduces area and enables mutually exclusive subsystemsto share the same physical space on a chip. It also reducescomplexity, which usually results in faster circuits and lowerpower consumption. The work in this PhD targets first a Driver Assistant System (DAS) system based on a Multiple Target Tracking (MTT) algorithm as our automotive base system. We present a dynamically reconfigurable filtering hardwareblock for MTT applications in DAS. Our system shows thatthere will be no reconfiguration overhead because the systemwill still be functioning with the original configuration until thesystem reconfigures itself. The free reconfigurable regions canbe implemented as improvement blocks for other DAS systemfunctionalities. Two approaches were used to design the filtering block according to driving conditions. We then target another application on the basis of DPR, the H. 264 encoder as a multimedia system. Regarding the H. 264 multimedia system, we propose a reconfigurable H. 264 Motion Estimation (ME) unit whose architecture can be modified to meet specific energy and image quality constraints. By using DPR, we were able to support multiple configurations each with different levels of accuracy and energy consumption. Image accuracy levels were controlled via application demands, user demands or support demands

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Talbi, El-Ghazali. "Allocation de processus sur les architectures parallèles à mémoire distribuée." Grenoble INPG, 1993. http://www.theses.fr/1993INPG0070.

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Abstract:

Dans la conception d'environnements de programmation et de systèmes d'exploitation pour des architectures parallèles à mémoire distribuée, l'allocation des processus qui composent un programme a un impact critique sur les performances du système. Nous avons d'abord traité le problème d'allocation statique de processus sur une architecture statique. Une approche originale basée sur les algorithmes génétiques a été utilisée pour résoudre ce problème. Un algorithme génétique massivement parallèle a été proposé, évalué et intégré dans un système parallèle. Une comparaison des performances de l'algorithme génétique avec les algorithmes itératifs de recherche locale et du recuit simulé à donner lieu à des résultats encourageants en faveur des algorithmes génétiques. Dans le cas d'architectures reconfigurables, l'allocation est accompagnée de la définition de la configuration la plus adaptée au programme. Ce problème a été traité en deux étapes. La première étape fait un groupement de processus pour obtenir un graphe dont le nombre de nœuds est égal au nombre de processeurs. Ce problème se réduit à un problème de partitionnement de graphes. La deuxième étape effectue une suppression d'arêtes pour obtenir un graphe connnexe de degré inférieur ou égal au nombre de liens disponibles par processeur. Ce problème se réduit en partie à la recherche d'un c-couplage maximum d'un graphe. Pour des modèles de programmation dynamiques, l'allocation dynamique de processus est inévitable. Un algorithme indépendant de la taille et de la topologie du réseau a été proposé. L'algorithme présenté est distribué, dynamique, stable, non préemptif et simple. Un programme de simulation en vue de l'évaluation de l'algorithme a été mis en œuvre sur un réseau de transputers, et des résultats préliminaires sont présentés

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Kebe, Ahmed. "Implémentation sur FPGA de l'algorithme MUSIC sur antenne-réseau expérimentale à 10 GHz." Master's thesis, Université Laval, 2016. http://hdl.handle.net/20.500.11794/27285.

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Abstract:

Les techniques des directions d’arrivée (DOA) sont une voie prometteuse pour accroitre la capacité des systèmes et les services de télécommunications en permettant de mieux estimer le canal radio-mobile. Elles permettent aussi de suivre précisément des usagers cellulaires pour orienter les faisceaux d’antennes dans leur direction. S’inscrivant dans ce contexte, ce présent mémoire décrit étape par étape l’implémentation de l’algorithme de haut niveau MUSIC (MUltiple SIgnal Classification) sur une plateforme FPGA afin de déterminer en temps réel l’angle d’arrivée d’une ou des sources incidentes à un réseau d’antennes. Le concept du prototypage rapide des lois de commande (RCP) avec les outils de XilinxTM System generator (XSG) et du MBDK (Model Based Design Kit) de NutaqTM est le concept de développement utilisé. Ce concept se base sur une programmation de code haut niveau à travers des modèles, pour générer automatiquement un code de bas niveau. Une attention particulière est portée sur la méthode choisie pour résoudre le problème de la décomposition en valeurs et vecteurs propres de la matrice complexe de covariance par l’algorithme de Jacobi. L’architecture mise en place implémentant cette dernière dans le FPGA (Field Programmable Gate Array) est détaillée. Par ailleurs, il est prouvé que MUSIC ne peut effectuer une estimation intéressante de la position des sources sans une calibration préalable du réseau d’antennes. Ainsi, la technique de calibration par matrice G utilisée dans ce projet est présentée, en plus de son modèle d’implémentation. Enfin, les résultats expérimentaux du système mis à l’épreuve dans un environnement réel en présence d’une source puis de deux sources fortement corrélées sont illustrés et analysés.
The techniques of Directions of Arrival (DOA) are a promising way to increase the capacity of systems and telecommunications services to better estimate the mobile-radio channel. They allow precise monitoring of cellular users to orient the antenna beams at them. Therefore, in this context, this paper describes step by step implementation of the high-level algorithm MUSIC (Multiple SIgnal Classification) on an FPGA platform to determine in real time the angle of arrival of one or incident sources to an antenna array. The Rapid Control Prototyping (RCP) with the tools of XilinxTM System generator (XSG) and MBDK (Model Based Design Kit) of NutaqTM is the development concept used. This concept is based on a high level programming code through models, to automatically generate a low-level code. A special attention is devoted to the method chosen to solve the eigenvalues decomposition problem for the complex autocorrelation matrix by Jacobi algorithm. The architecture designed implementing it in FPGA (Field Programmable Gate Array) is detailed. Furthermore, it is proved that MUSIC can perform an interesting estimate of the position of the sources without prior calibration of the antenna array. Thus, the calibration technique G matrix used in this project is presented, in addition to the implementation model. Finally, the experimental results of the system tested in a real environment in the presence of one source then two highly correlated sources are illustrated and analyzed.

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Kouadri, Mostéfaoui Abdellah Medjadji. "Architectures Flexibles pour la Validation et L'exploration de Réseaux-sur-Puce." Grenoble INPG, 2009. https://tel.archives-ouvertes.fr/tel-00431799.

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Abstract:

L'infrastructure de communication pour un système multiprocesseur mono-puce (MPSoC) est un organe central et de première importance. Cette importance s'explique par la place importante que tiennent les communications dans de tels systèmes distribués. Alors qu'il est maintenant admis que les réseaux -sur-puce (NoCs) constituent une solution théoriquement idéale, il se pose le problème de la validation de telles architectures complexes. En effet, malgré la régularité de leurs architectures, les réseaux-sur-puce restent des systèmes dont les interactions internes sont très difficiles à appréhender. Par ailleurs, les approches de validation classiquement employées sont très mal adaptées aux systèmes à base de NoC car très peu flexibles et très peu scalables. Cette thèse introduit un nouveau concept dans la validation matérielle des réseauxsur- puce, ce concept que nous avons appelé « émulation imprécise » contraste avec les approches d'émulation matérielles classiques qui sous-entendent toutes une précision au « cycle près, bit près ». Notre approche hérite de tous les avantages liés au prototypage matériel sur les plateformes reconfigurables et y ajoute un degré de flexibilité très élevé. En effet, l'étude menée au cours de ce travail sur le comportement des réseaux -sur-puce à commutation de paquets en régime non congestionné montre que, sous certaines conditions, des modifications des caractéristiques du NoC (introduites par la plateforme d'émulation elle même) peuvent être tolérées sans que pour autant le comportement du réseau ne change de façon radicale. La technique d'émulation multi-FPGA étudiée dans cette thèse est une technique très flexible car basée sur un mode d'interconnexions inter-FPGA série. Les interconnexions séries sont beaucoup moins sensibles aux phénomènes de parasitage que les interconnexions parallèles et par conséquent les vitesses de transferts sont beaucoup plus élevées. D'autre part la technique d'émulation que nous proposons ne pose aucune condition sur la vitesse du processus d'émulation lui-même. Considérant les délais additionnels induits pas les liaisons séries et les vitesses d'émulation très élevées, un phénomène de déviation des performances peut être observé d'où l'imprécision de l'émulation. Ce phénomène a été étudié dans le cadre de cette thèse et nous avons proposé plusieurs solutions afin d'y remédier. Mots cles : MEMS RF, interrupteur, modelisation, modele statistique, test, evaluation, regression lineaire
For A multiprocessor system-on-chip (MPSOC), the communication backbone is a central component of prime importance. This is due to the importance of the communications on such distributed systems. Now that networks-on-chip (NoCs) are admitted to be the solution which theoretically best solves the problem of on-chip communications, an important problem which rises consists in providing the designer with fast validation techniques able to tackle such complexes systems. Indeed, despite their regular architectures networks-in-chip internal interactions are difficult to formalize. On the other side, classical validation approaches are far from being suited for NoC-based systems due to their lack of flexibility and scalability. This thesis introduces a new concept in the field of hardware validation of networkson- chip; we have called this new concept “Inaccurate Hardware Emulation” in contrast with most hardware emulation approaches which assume a “cycle accurate bit accurate” precision. Our approach inherits from all advantages of hardware prototyping on reconfigurable devices and adds new scalability features. Study conducted during this thesis showed that under the non-congested regime a NoC may admit a number of alterations on its characteristics (introduced by the emulation platform) without adopting a completely different behavior. The multi-FPGA emulation technique proposed in this thesis is highly flexible since it relies on serial inter-FPGA interconnections. Serial interconnections are less sensitive to noises than parallel style of interconnections, and allow then for higher transfer rates. On the other hand, our emulation approaches does not poses any constraint on the emulation speed. If we consider the fact that serial interconnection schemes may introduce additional delays and the high speeds of the emulation process, performance of the NoC being emulated on the multi-FPGA emulator may deviate from the original NoC. We have studied this phenomenon and we have proposed various solutions for it

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Bhasin, Shivam. "Contre-mesures au niveau logique pour sécuriser les architectures de crypto-processeurs dans les FPGA." Paris, Télécom ParisTech, 2011. https://pastel.hal.science/pastel-00683079.

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Abstract:

Les réseaux de portes programmables modernes (FPGA) sont en mesure de mettre enoeuvre un système complexe sur puce (SoC) tout en fournissant des performances élevées. Un SoC Complexe contient généralement des noyaux cryptographiques embarqués permettant de chiffrer/déchiffrer des données afin d'en garantir la sécurité. Ces noyaux cryptographiques sont mathématiquement sûres mais leur mises en oeuvre matérielle peut être compromise par l'utilisation d'attaques par canaux cachés (SCA) ou d'attaques en faute (FA). Tout d'abord, une contremesure ciblant les transferts de registres, que nous appelons "Unrolling" est proposée. Cette contre-mesure exécute plusieurs tours d'un algorithme cryptographique par cycle d'horloge ce qui permet une diffusion plus profonde de données. Les résultats montrent une excellente résistance contre les SCA. Ceci est suivi par une contre-mesure basée sur un "Dual-Rail Precharge Logic" (DPL). La ``Wave Dynamic Differential Logic'' (WDDL) est une contre-mesure DPL bien adaptée pour les FPGAs. L'analyse de la DPL contre les attaques en fautes révéle qu'elle est résistante contre la majorité des fautes. Par conséquent, si des failles comme l'effet de propagation précoce (early propagation effect (EPE)) et le déséquilibre technologique sont fixés, DPL peut évoluer en tant que contre-mesure commune aux SCA et FA. En continuant sur cette ligne de recherche, nous proposons deux nouvelles contremesures: DPL sans EPE et ``Balanced-cell based DPL'' (BCDL). Enfin des outils d'évaluation avancés comme les modèles stochastique, l'information mutuelle et les attaques combinées sont discutées ce qui est très utiles l'analyse des contremesures
Modern field programmable gate arrays (FPGA) are capable of implementing complex system on chip (SoC) and providing high performance. Therefore, FPGAs are finding wide application. A complex SoC generally contains embedded cryptographic cores to encrypt/decrypt data to ensure security. These cryptographic cores are computationally secure but their physical implementations can be compromised using side channel attacks (SCA) or fault attacks (FA). This thesis focuses on countermeasures for securing cryptographic cores on FPGAs. First, a register-transfer level countermeasure called ``Unrolling'' is proposed. This hiding countermeasure executes multiple rounds of a cryptographic algorithm per clock which allows deeper diffusion of data. Results show excellent resistance against SCA. This is followed by dual-rail precharge logic (DPL) based countermeasures, which form a major part of this work. Wave dynamic differential logic (WDDL), a commonly used DPL countermeasure well suited for FPGAs is studied. Analysis of WDDL (DPL in general) against FA revealed that it is resistant against a majority of faults. Therefore, if flaws in DPL namely early propagation effect (EPE) and technological imbalance are fixed, DPL can evolve as a common countermeasure against SCA and FA. Continuing on this line of research we propose two new countermeasures: DPL without EPE and Balanced-Cell based DPL (BCDL). Finally advanced evaluation tools like stochastic model, mutual information and combined attacks are discussed which are useful when analyzing countermeasures

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Sahade, Mohamad. "Un démonstrateur automatique basé sur la méthode de tableaux pour les logiques modales : implémentation et études de stratégies." Toulouse 3, 2006. http://www.theses.fr/2006TOU30055.

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Abstract:

A divers titres, les logiques modales interviennent dans la formalisation de l'interaction entre agents rationnels, y compris la formalisation de plusieurs aspects relatifs à la sécurité des applications Internet (authentification de signature, autorisation). Ces applications nécessitent la mise au point de procédures automatiques, ainsi que la possibilité de tests et expérimentations. Les démonstrateurs automatiques connus ne concernent que des familles de logiques très restreintes. Dans cette thèse nous présentons un démonstrateur automatique générique basé sur la méthode de tableaux nommé : LoTREC. Ce n'est pas seulement un démonstrateur mais un générateur des modèles et de contre modèles pour les formules en entrée. Nous présentons aussi son langage déclaratif basé sur des règles de réécriture de graphes et d'instructions de contrôle pour la définition de stratégies d'application de ces règles. Nous démontrons aussi la complétude, l'adéquation et la terminaison de nos stratégies. Ces résultats couvrent toutes les logiques modales de bases (comme K, KT, S4, S5, KB. . . ) ainsi que les logiques : K+confluence, K4+confluence, la logique temporelle linéaire et la logique dynamique.

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Duhem, François. "Méthodologie de conception d'architectures reconfigurables dynamiquement pour des applications temps-réel." Nice, 2012. http://www.theses.fr/2012NICE4062.

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Abstract:

La reconfiguration dynamique des FPGA, malgré des caractéristiques intéressantes, peine à s’installer dans l’industrie principalement pour deux raisons. Tout d’abord, les performances du contrôleur natif développé par Xilinx sont faibles et pourront résulter en un rapport entre le temps de reconfiguration et la période de la tâche trop importante pour une implémentation dynamique. Ensuite, le développement d’une application reconfigurable dynamiquement demande un effort plus conséquent, notamment concernant l’ordonnancement des tâches. Il est en effet impossible d’évaluer une architecture et/ou un algorithme d’ordonnancement pour vérifier si l’application respectera bien ses contraintes de temps avant la phase d’implémentation. Cette thèse s’inscrit dans ce contexte et propose des solutions aux problématiques énoncées précédemment. Dans un premier temps, nous présenterons FaRM, un contrôleur de reconfiguration dynamique capable d’atteindre les limites théoriques de la technologie grâce à un algorithme de compression efficient et une architecture optimisée. Ensuite, nous présenterons RecoSim, un simulateur d’architectures reconfigurables en SystemC modélisant à un haut niveau d’abstraction un tel système. Basé sur un modèle de coût du temps de reconfiguration avec FaRM, RecoSim permet notamment le développement et l’évaluation d’algorithmes d’ordonnancement, qui sont des éléments clés des architectures temps-réel. Finalement, nous montrerons comment ces premières contributions sont utilisées au sein de FoRTReSS, un flot d’exploration d’architectures intégré avec les outils de développement Xilinx. Ces travaux ont été effectués dans le cadre du projet ANR ARDMAHN
Despite promising capabilities, FPGAs partial reconfiguration feature is not anchored in the industry yet, mostly for two reasons. First of all, Xiling controller shows low performance and might introduce a large time overhead compared to the task period, incompatible with the use of partial reconfiguration. Also, developing such a dynamic application requires an extra design effort compared to a static solution for developing scheduling strategies. Indeed, it is impossible to evaluate architecture and/or a scheduling algorithm to verify that real-time constraints are met before the implementation step. This thesis offers solutions to the issues previously mentioned. We will first introduce FaRM, a Fast Reconfiguration Manager reaching partial reconfiguration theoretical limits thanks to an efficient compression algorithm and an optimized architecture. Then, we present RecoSim, a high-level SystemC simulator for reconfigurable architectures. It makes use of FaRM reconfiguration overhead cost model to allow for developing and verifying SystemS compliant with Xilinx partial reconfiguration design flow. This work was carried out in the framework of project ARDMAHN, sponsored by the French National Research Agency

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Dagues, Bruno. "Conception et réalisation d'un générateur automatique de programmes de simulation SOSIE : application aux ensembles convertisseurs-machines-commandes." Toulouse, INPT, 1990. http://www.theses.fr/1990INPT014H.

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Abstract:

Dans le domaine d'etude des ensembles convertisseurs-machines-commandes, le developpement et la mise au point de programme de simulation numerique necessite des connaissances informatiques particulieres. L'apprentissage de ses connaissances devie le chercheur de son domaine de predilection, pour s'affranchir de cet inconvenient, la definition d'une methode de developpement systematique s'impose. Dans cet esprit l'auteur propose l'utilisation d'un generateur automatique de programme de simulation numerique d'ensemble convertisseurs-machines-commandes bati autour de la methodologie de simulation sosie. Ce generateur de programme repose sur l'utilisation, d'une part, d'une bibliotheque de module, ces modules etant ecrits suivant la syntaxe d'une langage specialise, le lsdma, et sur l'utilisation de l'ensemble des outils logiciels associes a ce langage, d'autre part

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Brevier, Robert. "Admittance-mètre large bande programmable utilisant une méthode de comparaison : application à la caractérisation de composants semiconducteurs." Toulouse, INPT, 1987. http://www.theses.fr/1987INPT083H.

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Bilavarn, Sébastien. "Exploration architecturale au niveau comportemental : application aux FPGAs." Lorient, 2002. http://www.theses.fr/2002LORIS012.

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Abstract:

Un facteur important dans l'évolution des systèmes électroniques modernes est l'apparition de nouvelles architectures basées sur la programmation de circuits matériels tels que les composants programmables. Les récentes évolutions des différentes familles autorisent aujourd'hui l'intégration de systèmes de plus en plus complexes avec des contraintes de performances de plus en plus fortes. D'autre part, la flexibilité offerte par ce type de technologie fait des FPGAs (Field programmable gate arrays) une cible architecturale promise à un bel avenir. L'évaluation des performances d'une application sur une technologie reconfigurable est un problème peu étudié à ce jour. Jusqu'à présent, les chercheurs ont principalement porté leurs efforts sur l'amélioration des architectures afin de les rendre plus performantes et ainsi constituer une réelle alternative aux ASICs (Application specific integrated circuits). L'objectif du travail présenté dans ce mémoire consiste à proposer des techniques et les outils associés permettant l'évaluation rapide des performances (temps, surface) d'applications sur des architectures programmables. La méthode développée est générique (elle s'applique à plusieurs familles de FPGAs) et se situe au niveau comportemental. Elle permet l'exploration de plusieurs solutions architecturales et s'intègre dans un flot de conception conjointe logiciel / matériel
A significant factor in the evolution of modern electronic systems is the appearance of new architectures based on the programming of hardware components such as Field programmable Gate Arrays (FPGAs). The introduction of those components as an alternative computation unit and the flexibility they offer increase the interest of suche an integration solution. Moreover, the recent evolutions of the different families allow today the implementation of complex systems with higher constraints on performances. Few works focus on the estimation of an application on a technology of this type. Until now, researchers mainly carried their efforts on the imrpovement of reconfigurable architectures in order to make them powerful and thus to constitute an alternative to ASICs (Application Specific Integrated Circuits). The objective of the work presented in this thesis is to propose techniques and tools associated on programmable architectures. The developed method is generic (it can be applied to several FPGA families) and is located at the behavioral level. It allows the browsing of several architectural solutions and is integrated in a hardware : software codesign methodology

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Ildevert, Michel. "Auto-test intégré de PLAs CMOS dynamiques." Montpellier 2, 1992. http://www.theses.fr/1992MON20133.

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Abstract:

Le travail presente s'inscrit dans le cadre general de developpement de methodes et d'outils pour l'auto-test integre de circuits digitaux, l'objectif vise etant etant la realisation d'un compilateur de plas cmos dynamiques a auto-test integre, et plus largement d'un outil pour le test de plas cmos dynamiques. Apres avoir presente les methodologies de test existantes pour les plas cmos ou nmos, deux approches de test, le test externe et le test integre, sont envisagees pour les plas cmos dynamiques, toutes deux basees sur de nouveaux modeles de fautes specifiques. La premiere approche consiste en la generation automatique de vecteurs de test a partir d'une formulation analytique. La deuxieme approche combine les nouveaux modeles de fautes avec une technique d'analyse originale pour obtenir de facon entierement automatique un circuit auto-testable. L'integration dans un outil industriel de cao de l'ensemble de ces techniques de test pour plas cmos dynamiques est egalement presentee

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Soni, Hardik. "Une approche modulaire avec délégation de contrôle pour les réseaux programmables." Thesis, Université Côte d'Azur (ComUE), 2018. http://www.theses.fr/2018AZUR4026/document.

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Abstract:

Les opérateurs de réseau sont confrontés à de grands défis en termes de coût et de complexité pour intégrer les nouvelles technologies de communication (e.g., 4G, 5G, fibre optique) et pour répondre aux demandes croissantes des nouveaux services réseau adaptés aux nouveaux cas d’utilisation. La "softwarization" des opérations réseau à l'aide des paradigmes SDN (Software Defined Networking) et NFV (Network Function Virtualization) est en mesure de simplifier le contrôle et la gestion des réseaux et de fournir des services réseau de manière efficace. Les réseaux programmables SDN permettent de dissocier le plan de contrôle du plan de données et de centraliser le plan de contrôle pour simplifier la gestion du réseau et obtenir une vision globale. Cependant, ceci amène des problèmes de passage à l'échelle difficiles à résoudre. Par ailleurs, en dissociant la partie matérielle de la partie logicielle des routeurs, NFV permet d'implanter de manière flexible et à moindre coût toutes sortes de fonctions réseau. La contrepartie est une dégradation des performances due à l'implantation en logiciel des fonctions réseau qui sont déportées des routeurs. Pour aborder les problèmes de passage à l'échelle et de performance des paradigmes SDN/NFV, nous proposons dans la première partie de la thèse, une architecture modulaire de gestion et de contrôle du réseau, dans laquelle le contrôleur SDN délègue une partie de ses responsabilités à des fonctions réseau spécifiques qui sont instanciées à des emplacements stratégiques de l'infrastructure réseau. Nous avons choisi un exemple d'application de streaming vidéo en direct (comme Facebook Live ou Periscope) utilisant un service de multicast IP car il illustre bien les problèmes de passage à l'échelle des réseaux programmables. Notre solution exploite les avantages du paradigme NFV pour résoudre le problème de scalabilité du plan de contrôle centralisé SDN en délégant le traitement du trafic de contrôle propre au service multicast à des fonctions réseau spécifiques (appelées MNF) implantées en logiciel et exécutées dans un environnement NFV localisé à la périphérie du réseau. Notre approche fournit une gestion flexible des groupes multicast qui passe à l'échelle. De plus, elle permet de bénéficier de la vision globale du contrôle centralisé apportée par SDN pour déployer de nouvelles politiques d'ingénierie du trafic comme L2BM (Lazy Load Balance Multicast) dans les réseaux de fournisseurs d’accès à Internet (FAI) programmables. L'évaluation de cette approche est délicate à mettre en œuvre car la communauté de recherche ne dispose pas facilement d'infrastructure SDN à grande échelle réaliste. Pour évaluer notre solution, nous avons élaboré l'outil DiG qui permet d'exploiter l'énorme quantité de ressources disponibles dans une grille de calcul, pour émuler facilement de tels environnements. DiG prend en compte les contraintes physiques (mémoire, CPU, capacité des liens) pour fournir un environnement d'évaluation réaliste et paramétrable avec des conditions contrôlées. La solution que nous proposons délègue le contrôle et la gestion du réseau concernant le service de multicast aux fonctions spécifiques MNF exécutées dans un environnement NFV. Idéalement, pour davantage d'efficacité, toutes ces fonctions spécifiques devraient être implantées directement au sein des routeurs avec du hardware programmable mais cela nécessite que ces nouveaux routeurs puissent exécuter de manière indépendante plusieurs fonctions réseau à la fois. Le langage de programmation P4 est une technologie prometteuse pour programmer le traitement des paquets de données dans les routeurs programmables (hardware et logiciels)
Network operators are facing great challenges in terms of cost and complexity in order to incorporate new communication technologies (e.g., 4G, 5G, fiber) and to keep up with increasing demands of new network services to address emerging use cases. Softwarizing the network operations using SoftwareDefined Networking (SDN) and Network Function Virtualization (NFV) paradigms can simplify control and management of networks and provide network services in a cost effective way. SDN decouples control and data traffic processing in the network and centralizes the control traffic processing to simplify the network management, but may face scalability issues due to the same reasons. NFV decouples hardware and software of network appliances for cost effective operations of network services, but faces performance degradation issues due to data traffic processing in software. In order to address scalability and performance issues in SDN/NFV, we propose in the first part of the thesis, a modular network control and management architecture, in which the SDN controller delegates part of its responsibilities to specific network functions instantiated in network devices at strategic locations in the infrastructure. We have chosen to focus on a modern application using an IP multicast service for live video streaming applications (e.g., Facebook Live or Periscope) that illustrates well the SDN scalability problems. Our solution exploits benefits of the NFV paradigm to address the scalability issue of centralized SDN control plane by offloading processing of multicast service specific control traffic to Multicast Network Functions (MNFs) implemented in software and executed in NFV environment at the edge of the network. Our approach provides smart, flexible and scalable group management and leverages centralized control of SDN for Lazy Load Balance Multicast (L2BM) traffic engineering policy in software defined ISP networks. Evaluation of this approach is tricky, as real world SDN testbeds are costly and not easily available for the research community. So, we designed a tool that leverages the huge amount of resources available in the grid, to easily emulate such scenarios. Our tool, called DiG, takes into account the physical resources (memory, CPU, link capacity) constraints to provide a realistic evaluation environment with controlled conditions. Our NFV-based approach requires multiple application specific functions (e.g., MNFs) to control and manage the network devices and process the related data traffic in an independent way. Ideally, these specific functions should be implemented directly on hardware programmable routers. In this case, new routers must be able to execute multiple independently developed programs. Packet-level programming language P4, one of the promising SDN-enabling technologies, allows applications to program their data traffic processing on P4 compatible network devices. In the second part of the thesis, we propose a novel approach to deploy and execute multiple independently developed and compiled applications programs on the same network device. This solution, called P4Bricks, allows multiple applications to control and manage their data traffic, independently. P4Bricks merges programmable blocks (parsers/deparsers and packet processing pipelines) of P4 programs according to processing semantics (parallel or sequential) provided at the time of deployment

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Boyer, Michel. "Étude et réalisation d'un ASIC dédié à la commande des convertisseurs à résonance série non réversibles : commande par trajectoire optimale." Toulouse, INPT, 1996. http://www.theses.fr/1996INPT074H.

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Abstract:

La commande des convertisseurs a resonance serie reste un axe de recherche important. Les lois de commande classiques, en frequence par exemple, provoquent en regime transitoire des depassements en courant et en tension qui peuvent detruire les semi-conducteurs. Par ailleurs, la duree de ces regimes transitoires reduit considerablement la bande passante du convertisseur. Le principe de commande propose consiste a imposer dans le plan de phase, la trajectoire decrite par les variables d'etat caracterisant le circuit resonnant. Ainsi, les regimes transitoires ne presentent pas de depassement et ont une duree minimale. Le fonctionnement en haute frequence du convertisseur est une contrainte pour realiser une commande numerique. Afin de reduire le temps de calcul, la commande est realisee a partir de circuits logiques programmables (fpga) appartenant a la famille des asic. Le module obtenu constitue un automate de commande rapprochee (a. C. R. ) dedie et integre

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Amiot, Franck. "Vers une architecture parallèle reconfigurable dédiée au traitement d'image et à la vision." Rouen, 2000. http://www.theses.fr/2000ROUES077.

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Les travaux présentés dans ce mémoire abordent le problème de la conception d'une architecture parallèle dédiée aux applications de traitements d'image et de vision. L'approche retenue repose essentiellement sur la reconfiguration de l'architecture en fonction des mouvements de données et des structures calculatoires rencontrés dans les algorithmes de vision. L'objectif ultime étant de proposer une architecture peu coûteuse et ergonomique. La méthodologie retenue consiste à mettre en œuvre un routeur de message adaptable aux différents besoins des applications. Ce routeur de message, implantés en FPGA, permet de modeler l'architecture au gré des traitements afin de répondre au mieux aux contraintes d'applications : adéquation architecture algorithme et contraintes A 3C. Nous proposons également une approche matériel/logiciel (Co-design) pour l'implantation des algorithmes de Ti/vision. Cette approche propose une extension de l'A 3C aux structures calculatoires. Afin de définir le concept de routeur adaptable, nous proposons une classification selon les mouvements de données des algorithmes de Ti/vision. A cette classification nous ajoutons une étude des machines de vision existantes et du routage dans les machines parallèles nous permettant de définir Routiv et Freetiv. Dans le cadre du prototypage de notre routeur de message Routiv, nous proposons une évaluation de différentes configurations de routage correspondant à des routeurs en adéquation avec les mouvements de données rencontrés dans les algorithmes de vision. La dernière partie propose une présentation de l'architecture Freetiv, son environnement de programmation ainsi que son langage de programmation graphique.

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Boussaid, Lotfi. "Etude et implémentation de descripteurs de contenu AV pour les applications multimedia temps réel." Dijon, 2006. http://www.theses.fr/2006DIJOS049.

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Abstract:

Les travaux présentés dans cette thèse constituent une contribution à la conception de systèmes électroniques embarqués dédiés aux applications multimédia temps réel. Ils rentrent dans le cadre de la méthodologie de conception de nouvelles architectures matérielles et/ou logicielles dédiées à l'analyse et à la description de contenu audiovisuel. Dans cette thèse nous nous sommes intéressés, dans une première phase, à la validation et l'optimisation d'algorithmes de détection de changement de plans vidéo et à l'extraction d'informations sémantiques de haut niveau à partir de descripteurs audiovisuels de bas niveau. A la suite de cette étape, nous présentons les différentes solutions d'implémentation matérielles et/ou logicielles relatives aux détecteurs de cut et de fondu à différents niveaux d'abstraction (logique, RTL et de haut niveau basé plateforme). Dans la dernière étape de cette thèse un modèle d'architecture générique dédiée à l'analyse et à la description de contenu audiovisuel a été proposé. La transposition de ce modèle sur des systèmes embarqués est devenue possible grâce à l'évolution des FPGAs récemment commercialisés et aux nouveaux outils et méthodologies introduits dans la conception des systèmes sur puce programmable (SOPC)
The works presented in this thesis contribute to the design of embedded electronic systems which are dedicated for real time multimedia applications. They fall within the framework of design methodology of the new hardware and/or software architecture used for analysis and description of audiovisual content. In this thesis we are first interested in the validation and optimization of shot boundary detection algorithms and in the extraction of high level semantic information using low level audiovisual descriptors. After that, we present the solutions of hardware and/or software implementation related to cut and dissolve detectors at different abstraction levels (logic, RTL and high level based platform). In the last part of this thesis, we propose a generic architecture template for audiovisual content analysis and description. The transposition of this template on embedded systems became possible with the evolution of recently marketed FPGA and the new tools and methodology used on system on programmable chip (SOPC)

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Killian, Cédric. "Réseaux embarqués sur puce reconfigurable dynamiquement et sûrs de fonctionnement." Electronic Thesis or Diss., Université de Lorraine, 2012. http://www.theses.fr/2012LORR0396.

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Abstract:

Les besoins de performance des systèmes sur puce embarqués augmentant sans cesse pour satisfaire des applications de plus en plus complexes, de nouvelles architectures de traitement et de nouveaux paradigmes de calcul sont apparus. L'intégration au sein d'une même puce électronique de plusieurs dizaines, voire centaines d'éléments de calcul a donné naissance aux systèmes sur puce multiprocesseur (MultiProcessor Systems on Chip - MPSoC). Cette évolution permet d'obtenir une puissance de traitement parallèle considérable. Actuellement, les performances de tels systèmes reposent sur le support de communication et d'échange des données entre les blocs de calcul intégrés. La problématique du support de communication est de fournir une bande passante et une adaptabilité élevées, afin de pouvoir bénéficier efficacement du parallélisme potentiel de la puissance de calcul disponible des MPSoC. C'est dans ce contexte du besoin primordial de flexibilité et de bande passante que sont apparus les réseaux embarqués sur puce (Network-on-Chip - NoC) dont l'objectif est de permettre l'interconnexion optimisée d'un grand nombre d'éléments de calcul au sein d'une même puce électronique, tout en assurant l'exigence d'un compromis entre les performances de communication et les ressources d'interconnexion. De plus, l'apparition de la technologie FPGA reconfigurable dynamiquement a ouvert de nouvelles approches permettant aux MPSoC d'adapter leurs constituants en cours de fonctionnement et de répondre aux besoins croissant d'adaptabilité, de flexibilité et de la diversité des ressources des systèmes embarqués. Étant donnée cette évolution de complexité des systèmes électroniques et la diminution de la finesse de gravure, et donc du nombre croissant de transistors au sein d'une même puce, la sensibilité des circuits face aux phénomènes générant des fautes n'a de cesse d'augmenter. Ainsi, dans le but d'obtenir des systèmes sur puces performants et fiables, des techniques de détection, de localisation et de correction d'erreurs doivent être proposées au sein des NoC reconfigurables ou adaptatifs, où la principale difficulté réside dans l'identification et la distinction entre des erreurs réelles et des fonctionnements variables ou adaptatifs des éléments constituants ces types de NoC C'est dans ce contexte que nous proposons de nouveaux mécanismes et solutions architecturales permettant de contrôler le fonctionnement d'un NoC adaptatif supportant les communications d'une structure MPSOC, et afin de d'identifier et localiser avec précision les éléments défaillants d'une telle structure dans le but de les corriger ou de les isoler pour prévenir toutes défaillances du système
The need of performance of embedded Syxtena-on-Chlps (Socs) are increasing constantly to meet the requirements of applications becoming more and more complexes, and new processing architectures and new computing paradigms have emerged. The integration within a single chip of dozens, or hundreds of computing and processing elements has given birth to Mukt1 Pmcesmr Systena-on-Chp (MPSoC) allowing to feature a high level of parallel processing. Nowaday s, the performance of these systems rely on the communication medium between the interconnected processing elements. The problematic of the communication medium to feature a high bandwidth and flexibility is primordial in order to efficiently use the parallel processing capacity of the MPSoC In this context, Network-on-Chlps (NoCs) are developed where the aim is to allow the interconnection of a large number of elements in the same device while maintaining a tradeoff between performance and logical resources. Moreover, the emergence of the partial reconfigurable FPGA technology allows to the MPSoC to adapt their elements during its operation in order to meet the system requirements. Given this increasing complexity of the electronic systems and the shrinking size of the devices, the sensibility of the chip against phenomena generating fault has increased. Thereby, to design efficient and reliable Socs, new error detection and localization techniques must be proposed for the dynamic NoCs where the main difficulty is the identification and the distinction between real errors and adaptive behavior of the NoCs. In this context, we present new mechanisms and architectural solutions allowing to check during the system operation the correctness of dynamic NoCs in order to locate and isolate efficiently the faulty components avoiding a failure of the system

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Dissertations / Theses on the topic 'Réseaux logiques programmables'

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