Academic literature on the topic 'Technologie silicium pour composants depuissance'

Le travail présenté dans cette thèse concerne la caractérisation des composants microélectroniques de test pour la technologie ULSI sur silicium ainsi que l'étude du comportement du bore en profondeur dans les jonctions p +n de très faible épaisseur. Les caractéristiques particulières des technologies de petites dimensions destinées à l'intégration à très grande échelle ont été soulignées tout au long de ce travail. Nous avons montré le rôle important joue par la fine couche d'oxyde de silicium, présenté aussi bien dans les structures métal/oxyde/semiconducteur que bipolaires. Afin de caractériser électriquement les composants électroniques, les méthodes C(v) et G() basées sur la mesure de l'admittance complexe ont été mises en place. Nous avons également présenté une nouvelle méthode de détermination précise de l'épaisseur de la couche d'oxyde en effectuant des mesures à des fréquences supérieures à 1MHz. Le bore est le dopant le plus utilisé par les industriels pour la réalisation des jonctions p +n de très faible épaisseur. Toutefois, il présente une diffusion anormale sous bilan thermique. Des études de caractérisations de jonctions p +n ultra-minces obtenues sur du silicium de type n préalablement préamorphisé au germanium et implanté au bore ont été réalisées. Nous avons obtenu des profils associes à la diffusion anormale du bore sur une profondeur importante dans le substrat, grâce à la correction que nous avons apportée à la mesure isotherme de la capacité du transitoire C(t, t) associée à la DLTS.

Nous avons utilise la technologie du silicium poreux pour realiser des caissons d'isolement destines aux composants de puissance. Cette realisation a necessite le franchissement de trois etapes. La premiere est la formation de couches poreuses profondes obtenues par anodisation electrochimique du silicium en milieu acide fluorhydrique. Le procede que nous proposons a donne de tres bons resultats: homogeneite de la repartition des pores a la surface et dans l'epaisseur du substrat. On anodise une tranche de silicium n-, dans pratiquement toute son epaisseur (350m) en une quarantaine de minutes. La deuxieme etape est la localisation des zones poreuses. Nous avons montre les possibilites de masquage qu'offre le polysilicium, qu'il soit isole du substrat par une couche d'oxyde ou non. D'autre part, nous avons determine la structure du masque qui convient le mieux. Il est compose d'une couche de polysilicium deposee sur une epaisseur d'oxyde. Ce dernier doit etre totalement encapsule par le silicium polycristallin afin d'etre protege de la dissolution par l'acide. Enfin, c'est la diffusion qui a finalement ete realisee dans les zones poreuses localisees. Le procede que nous avons utilise permet d'obtenir des profondeurs de jonction variables. Il suffit d'ajuster la duree de la redistribution en fonction de la profondeur desiree. On diffuse ainsi des impuretes dopantes dans toute l'epaisseur d'une tranche en un temps relativement court

Ce travail est axé sur le développement de la technologie de transistors sur une filière de semiconducteurs à large bande interdite de type nitrure d'élément III épitaxiés sur substrat silicium. Le but de cette thèse est de développer une technologie permettant de réaliser des transistors performants pour les applications de puissance (HPA) et les applications faible bruit (LNA). Les études sont basées sur le transistor à effet de champ à hétérojonction HEMT (High Electron Mobility Transistor). Dans ce mémoire nous développons les analyses et les résultats des HEMTs AlGaN/GaN sur substrat Si (111). Après avoir présenté les propriétés du matériau GaN et les conditions de croissance sur les différents types de substrat, nous montrons les outils. Technologiques utilisés pour atteindre ce but. Les recherches menées en technologie concernent principalement l'amélioration des contacts ohmiques et la technologie de grille. La réalisation de grilles en T submicroniques de l'ordre de 0. 15 [micron] a permis la fabrication de composants présentant des fréquences de transition extrinsèques proche de 60 GHz et Une transconductance extrinsèque de l'ordre de 280 mS/mm. Nous avons mis en évidence que les dernières améliorations réalisées sur l'épitaxie des couches alliées à l'optimisation de la technologie des transistors, permettent d'atteindre des performances en puissance de l'ordre de 2. 6 W/mm à 10 GHz et des performances en bruit RF avec un facteur de bruit de 0. 94 dB associé à un gain de 13 dB à 10 GHz.

Une des principales difficultes lors de la conception des structures bipolaires de puissance est le compromis entre les proprietes statiques et les performances dynamiques du composant. D'autres contraintes d'ordre technologiques et economiques sont a prendre en compte. Deux procedes technologiques ont ete developpes et caracterises au cours de ce travail. L'introduction de titane localisee a la surface du composant entraine une diminution de la duree de vie effective des porteurs dans la structure due a un controle des vitesses de recombinaison localisees. Cette technique presente bien le resultat escompte quant a la maitrise des temps de commutation (jusqu'a -40%) mais la degradation observee des tenues en tension a oriente nos etudes vers un second procede base sur la technique de soudure directe sur silicium. En effet, l'interface de collage presente dans le volume des substrats permet d'une part d'introduire de facon localisee des centres profonds et d'autre part de realiser des profils de dopage differents de ceux obtenus par la technique classique de l'epitaxie. La caracterisation de transistors bipolaires de test realises sur des substrats colles a mis en evidence les larges possibilites que presente cette technique de preparation de substrats quant a l'optimisation des structures bipolaires de puissance (-63% sur les temps de commutation a la fermeture des diodes realisees sur des substrats colles)

Dans l'industrie des semi-conducteurs, l'approche More-than-Moore constitue un facteur clé pour améliorer les performances du système, l'intégration et la diversification des applications. Dans le domaine des systèmes RF/hyperfréquences, il est essentiel de développer des fonctionnalités optimisées pour diverses exigences comme la linéarité, les pertes, la sensibilité, etc. Bien que la technologie silicium-sur-isolant (SOI) offre des solutions concurrentielles pour le marché des radiofréquences et des hyperfréquences, il a été démontré dans des études antérieures que l'ingénierie des substrats SOI permet d'améliorer encore les performances. Dans ce contexte, l'objet spécifique de ce travail de thèse a été d'étudier le traitement des substrats porteurs de tranches SOI (Silicium-sur-Isolant). L'objectif a consisté à enlever le substrat de silicium sous la zone active des fonctions RF pour obtenir des membranes SOI menant à des pertes RF réduites et une amélioration de la linéarité. Nous avons donc développé le procédé de micro-usinage et de gravure assistée par laser femtoseconde FLAME (Femtosecond Laser Assisted Micromachining and Etch) pour suspendre en membrane les fonctions RF intégrées sur un substrat SOI. Un taux d'ablation spécifique élevé de 8,5 x 106 µm3 s-1 a été obtenu pour produire des membranes dont la surface varie de quelques centaines de µm2 à plusieurs mm2. La caractérisation RF a été réalisée sur différentes fonctions RF suspendues : commutateurs, inductances et amplificateurs à faible bruit (LNA). Une comparaison avec des substrats SOI à haute résistivité montre des performances supérieures pour les fonctions RF intégrées en membranes. Pour le commutateur, les mesures de distorsion harmonique ont montré une amélioration de 23 dB et 6 dB des secondes et troisièmes harmoniques, respectivement. Des mesures en régime petit signal d'inductance sur membranes ont révélé un quasi-doublement du facteur de qualité Q jusqu'à 3,2 nH. L'élimination du substrat de l'inductance d'adaptation d'entrée des LNA entraine une réduction du facteur de bruit de ~0,1 dB. Ces résultats mettent en évidence le potentiel important que constitue l’ingénierie des substrats pour l'amélioration des performances RF des technologies CMOS. De plus, pour les besoins d'analyse en boucle courte, la méthode FLAME permet de quantifier très rapidement l'influence du substrat sur les pertes et la linéarité sans avoir recours à des techniques d’élimination complète. Un autre avantage distinctif de cette méthode est la possibilité de quantifier l'effet du substrat sur un circuit complet en suspendant un composant spécifique sans affecter les autres. Les méthodes de fabrication développées sont également applicables aux capteurs en technologie SOI, ce qui apporte une valeur ajoutée globale en ligne avec le paradigme More-than-Moore
In semiconductor industry, the More-than-Moore approach is a key enabler for enhanced system performance, better integration and improved diversity of applications. Within the focus area of RF/microwave systems, it is essential to develop different functionalities which are optimized for various requirements like linearity, losses, sensitivity etc. While Silicon-on-Insulator (SOI) technology offers competitive solutions for RF/microwave market, it has been demonstrated in previous studies that SOI substrate engineering results in further performance gains. In this context, the specific goal of our work is the investigation of substrate processing of SOI RF functions using femtosecond laser ablation. The objective is to remove silicon handler substrate under the active area of the RF functions to obtain SOI membranes which have reduced RF losses and improved linearity. In this work, we have developed the Femtosecond Laser Assisted Micromachining and Etch (FLAME) process to suspend RF functions integrated on a SOI substrate. A high specific ablation rate of 8.5 x 106 µm3 s-1 has been achieved to produce membranes with a surface area ranging from few hundreds µm2 to several mm2. RF characterization has been performed on different suspended RF functions: switches, inductors and low noise amplifiers (LNA). A comparison with high-resistivity SOI substrates shows superior performance of RF functions integrated in suspended membranes. For the SP9T switch, harmonic distortion measurements showed an improvement of 23 dB and 6 dB of the second and third harmonic, respectively. Small signal measurements of inductors on membranes revealed a near doubling of the quality factor of inductors up to 3.2 nH. Substrate removal of input matching inductor on LNA resulted in reduction of noise figure by ~0.1 dB. These results highlight the great potential for use of substrate processing for improvement of RF performance in CMOS technology. In addition, for short loop analysis needs, the FLAME method allows to quantify the influence of the substrate on losses and linearity very quickly without the need for total substrate removal. Another distinctive advantage of this methodology is the ability to quantify the substrate effect on a full circuit by suspending a specific component while keeping other components unaffected. The developed fabrication methods are equally usable for sensor applications on SOI technology, which provides an overall added value in line with the More-than-Moore paradigm

Le marché des amplificateurs de puissance pour les combinés téléphoniques portables est actuellement dominé par les semi-conducteurs III-V, les transistors HBT et PHEMT GaAs étant utilisés dans les amplificateurs de puissances et les commutateurs d’antennes respectivement. Cette situation est cependant en train d’évoluer puisque des technologies silicium sur isolant (SOI, Silicon-On-Insulator) intégrant à la fois l’amplificateur de puissance (avec des transistors LDMOS) et les commutateurs d’antennes (avec des transistors CMOS ou des MEMS) sont en cours de qualification. Toutefois, les performances de ces transistors à grille polysilicium, intégrés aux technologies CMOS, limitent leur utilisation à des fréquences de travail inférieures à 2 GHz. L’objectif des travaux de thèse présentés dans ce manuscrit est d’étendre le domaine d’applications des transistors LDMOS aux réseaux de communication sans fil fonctionnant dans une gamme de fréquences de 3 à 5 GHz. Dans cette perspective, une première étude sur différents substrats SOI et massifs a permis de conclure que les substrats de type SOI mince pénalisent les performances des composants LDMOS, notamment à cause de l’effet d’auto-échauffement qui est plus important. Une seconde étude axée sur la structure même du composant indique qu’une modification du contact de grille permet d’augmenter de façon significative les performances en petit signal mais l’amélioration des performances grand signal est plus modérée. Enfin, une étude plus amont qui vise à remplacer le polysilicium des grilles par un métal a montré que la co-intégration de transistors CMOS classiques avec des transistors LDMOS à grille métallique est possible
The power amplifier market for mobile phone handsets is currently dominated by III-V semiconductors, the PHEMT and HBT GaAs transistors being used for the power amplifiers and the antenna switches respectively. However, this situation is evolving with the release of Silicon-On-Insulator (SOI) technologies which allow the integration of both the power amplifier (with LDMOS transistors) and the antennae switches (with CMOS transistors or MEMS). The performances of the polysilicon gate LDMOS transistors, integrated in CMOS technologies, limits however the operatinq frequency of the power amplifiers to below 2 GHz. The aim of the thesis work presented in this manuscript is to extend the applications of LDMOS transistors to the wireless communication networks operating in the 3 to 5 GHz frequency range. In this perspective, an initial study on different SOI and bulk substrates concluded that thin SOI substrates penalize the performances of RF LDMOS transistors mainly because of the increase of the self-heating effect. A second study focused on the transistor layout shows that a change in the gate contact scheme can significantly increase the small signal performances but the improvement of the large signal performances is more moderate. Finally, a more advanced study which aims to replace polysilicon gates by metal exhibited that the co-integration of conventional CMOS transistors with metal-gate LDMOS transistors is possible

Dans les années 2000, les composants de puissance en carbure de silicium (SiC) font leur apparition sur le marché industriel offrant d'excellentes performances. Elles se traduisent par de meilleurs rendements et des fréquences de découpage plus élevées, entrainant une réduction significative du volume et de la masse des convertisseurs de puissance. Le SiC présente de plus un potentiel important de fonctionnement en haute température (>200°C) et permet donc d'envisager de placer l'électronique dans des environnements très contraints jusqu'alors inaccessibles. Pourtant les parts de marche du SiC restent limitées dans l'industrie vis à vis du manque de retour d'expérience concernant la fiabilité de ces technologies relativement nouvelles. Cette question reste aujourd'hui sans réponse et c'est avec cet objectif qu'a été menée cette étude axée sur le vieillissement et l'analyse des mécanismes de dégradation sur des composants de puissance SiC pour des applications haute température. Les tests de vieillissement ont été réalisés sur des transistors MOSFET SiC car ces composants attirent les industriels grâce à leur simplicité de commande et leur sécurité "normalement bloqué" (Normally-OFF). Néanmoins, la fiabilité de l'oxyde de grille est le paramètre limitant de cette structure. C'est pourquoi l'étude de la dérive de la tension de seuil a été mesurée avec une explication du phénomène d'instabilité du VTH. Les résultats ont montré qu'avec l'amélioration des procédés de fabrication, l'oxyde du MOSFET est robuste même pour des températures élevées (jusqu'à 300°C) atteintes grâce à un packaging approprié. Les durées de vie moyennes ont été extraites grâce à un banc de vieillissement accéléré développé pour cette étude. Des analyses macroscopiques ont été réalisées afin d'observer l'évolution des paramètres électriques en fonction du temps. Des études microscopiques sont conduites dans l'objectif d'associer l'évolution des caractéristiques électriques par rapport aux dégradations physiques internes à la puce. Pour notre véhicule de test, la défaillance se traduit par un emballement du courant de grille en régime statique et par l'apparition de fissures dans le poly-Silicium de la grille. Pour finir, une étude de comparaison avec des nouveaux transistors MOSFET a été réalisée. Ainsi l'analogie entre ces composants s'est portée sur des performances statiques, dynamiques, dérivé de la tension de seuil et sur la durée de vie moyenne dans le test de vieillissement. Le fil rouge de ces travaux de recherche est une analyse des mécanismes de dégradation avec une méthodologie rigoureuse permettant la réalisation d'une étude de fiabilité. Ces travaux peuvent servir de base pour toutes analyses d'anticipation de défaillances avec une estimation de la durée de vie extrapolée aux températures de l'application visée
Since 2000, Silicon Carbide (SiC) power devices have been available on the market offering tremendous performances. This leads to really high efficiency power systems, and allows achieving significative improvements in terms of volume and weight, i.e. a better integration. Moreover, SiC devices could be used at high temperature (>200°C). However, the SiCmarket share is limited by the lack of reliability studies. This problem has yet to be solved and this is the objective of this study : aging and failure mechanisms on power devices for high temperature applications. Aging tests have been realized on SiC MOSFETs. Due to its simple drive requirement and the advantage of safe normally-Off operation, SiCMOSFET is becoming a very promising device. However, the gate oxide remains one of the major weakness of this device. Thus, in this study, the threshold voltage shift has been measured and its instability has been explained. Results demonstrate good lifetime and stable operation regarding the threshold voltage below a 300°C temperature reached using a suitable packaging. Understanding SiC MOSFET reliability issues under realistic switching conditions remains a challenge that requires investigations. A specific aging test has been developed to monitor the electrical parameters of the device. This allows to estimate the health state and predict the remaining lifetime.Moreover, the defects in the failed device have been observed by using FIB and SEM imagery. The gate leakage current appears to reflect the state of health of the component with a runaway just before the failure. This hypothesis has been validated with micrographs showing cracks in the gate. Eventually, a comparative study has been realized with the new generations of SiCMOSFET

Un nouveau type de capteur de lumière appelé FDPix, composé d'un transistor (1T) par pixel, est étudié. Il consiste à co-intégrer un transistor FDSOI (silicium sur isolant entièrement déserté) avec une photodiode pour permettre la détection de la lumière par polarisation arrière optique. Les charges photogénérées dans la diode induisent un décalage de tension de seuil (VT) sous illumination, appelé LIVS. Le LIVS est dû au couplage capacitif entre les grilles avant et arrière du transistor FDSOI et représente la métrique de performance clé à extraire et à optimiser. Dans ce travail, le comportement du dispositif en régimes continu et transitoire a été étudié et modélisé de manière approfondie. Bien qu’ils ne se limitent pas à ce nœud, tous les dispositifs testés ont été fabriqués en technologie FDSOI 28nm. Au moyen de simulations TCAD et de caractérisations électro-optiques, les paramètres du dispositif, tels que le facteur de couplage (BF) et le profil de la jonction, ont été optimisés pour améliorer ses performances. Il a été constaté que le FDPix est en fait un capteur à double réponse. Il présente une réponse linéaire aux intensités lumineuses faible qui se traduit par une sensibilité élevée, ainsi qu'une réponse logarithmique aux intensités élevées assurant une grande plage dynamique (DR) supérieure à 120 dB. Un modèle dédié a été développé et implémenté en environnement SPICE pour la conception de circuits. Ainsi, des nouveaux pixels, analogiques et numériques, ont été conçus, fabriqués et testés. Les résultats obtenus et présentés dans ce travail montrent le réel potentiel d’implémentation du FDPix dans des capteurs de lumière intelligents, ultra compacts, et de faible consommation, destinés aux applications More-than-Moore
A new type of light sensor called FDPix, composed of one transistor (1T) per pixel is investigated. It consists in co-integrating an FDSOI (Fully-Depleted Silicon-On-Insulator) transistor with a photodiode to enable light sensing through optical back biasing. The absorption of photons and resulting photogenerated charges in the diode will result in a Light Induced VT Shift (LIVS). The LIVS is due to a capacitive coupling between the front and back gate of the FDSOI transistor and represents the key performance metric to be extracted and optimized. In this work, the device behavior in dc and transient domains was thoroughly investigated and modeled. Although not limited to this node, all the devices tested were fabricated using 28nm node FDSOI technology. By means of TCAD simulations and opto-electrical characterization, the device parameters such as Body Factor (BF) and junction profile were optimized to improve its performance. It was found that the FDPix is in fact a dual response sensor. It exhibits a linear response at low light intensity which results in high sensitivity, and a logarithmic response at higher intensities that ensures a high dynamic range (DR) of more than 120dB. The dedicated developed model is implemented in SPICE environment for circuit design. New pixel circuit in analog and digital domain, based on the FDPix were designed, fabricated, and tested. The results obtained and presented in this work, shows the potential of using the FDPix sensor for smart, highly embedded, low power image sensors for More-than-Moore applications

Ce rapport de synthèse présente l'activité de recherche conduite au LEG par
Jean-Christophe Crébier sur intégration monolithique autour et au sein des
composants de puissance. La première partie présente les grandes lignes de ce
thème de recherche à travers la présentation des activités de recherche passées et
en cours et leurs positionnements par rapport à la communauté nationale et
internationale, scientifique et industrielles. Deux volets traitent par en particulier
des thèmes : auto-alimentation des commande de grille et protection réflexe en
tension. L'approche système, le contexte particulier de l'intégration monolithique
et les forts couplages de l'activité aux procédés technologiques sont abordés en
détails. La seconde partie du document de synthèse présente les perspectives de
recherche rattachées à cette thématique. On découvre entre autres les évolutions
futures envisagées vis à vis des travaux actuels. En particulier, la vision globale
des perspectives intégration de l'environnement électronique du composant de
puissance est bien détaillée, depuis l'alimentation, l'amplification de l'étage de
commande rapprochée jusqu'aux protections et dispositifs d'interfaçages. Un
volet particulier aborde le thème de la conception et plus particulièrement celui
de la conception assistée et de la capitalisation en intégration des systèmes de
puissance sur silicium.