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Dissertations / Theses on the topic 'Transistors MOSFET'
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Bakhtiar, Hazri CHARLES JEAN PIERRE. "CARACTERISATION DE STRUCTURES MOS SUBMICRONIQUES ET ANALYSE DE DEFAUTS INDUITS PAR IRRADIATION GAMMA. EXTRAPOLATION AUX DEFAUTS INDUITS DANS LES OXYDES DE CHAMP DES TRANSISTORS BIPOLAIRES /." [S.l.] : [s.n.], 1999. ftp://ftp.scd.univ-metz.fr/pub/Theses/1999/Bakhtiar.Hazri.SMZ9934.pdf.
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Guérin, Chloé. "Etude de la dégradation par porteurs chauds des technologies CMOS avancées en fonctionnement statique et dynamique." Aix-Marseille 1, 2008. http://www.theses.fr/2008AIX11041.
Full textAbstract:
La miniaturisation des dernières technologies s’est effectuée à tension d’alimentation quasi constante. Cela se traduit par une augmentation du champ latéral du transistor MOSFET. Un risque important réapparaît en terme de fiabilité : la dégradation par porteurs chauds (HC). Pour garantir le meilleur compromis entre fiabilité et performance, il est important de comprendre toutes les causes physiques de la dégradation par porteurs chauds. Grâce à une étude menée pour des conditions de polarisation et de température variées, sur différentes épaisseurs d’oxyde et longueurs de canal, nous avons mis en place un formalisme physique s’appuyant à la fois sur l’énergie et le nombre de porteurs. Cette double dépendance se traduit par une compétition entre trois modes de dégradations, dominant chacun à leur tour en fonction de la gamme d’énergie des porteurs. A forte énergie, la dégradation s’explique par l’interaction d’un seul porteur avec une liaison Si-H (mode 1). Mais quand l’énergie des porteurs diminue, leur nombre est prépondérant tout d’abord pour l’interaction entre porteurs EES (mode 2) et surtout à très basse énergie, où nous avons montré que la dégradation peut être importante à cause d’interactions multiples entre les « porteurs froids » du canal et les liaisons d’interface (mode 3). On parle alors d’excitation multivibrationnelle des liaisons. Ce nouveau modèle assure une meilleure extrapolation de la durée de vie dans les conditions nominales. Appliqué à la dégradation sous signaux digitaux, il permet une estimation rigoureuse du rapport entre les dégradations en courant alternatif et continu (AC-DC) ainsi que l’élaboration de nouvelles consignes concernant les effets de fréquence, de charge et de temps de montée des signaux. Enfin, intégré au simulateur de Design-in Reliability, il autorise une simulation précise de la dégradation par porteurs chauds de blocs de circuitsIn the last technologies, dimension reduction is performed at constant bias which means an increase of the MOSFET lateral electrical field. Reliability risks in term of hot carriers are coming back. It is very important to understand the hot carrier degradation physical root causes to insure the best compromise between performance and reliability. After studying numerous stress biases, temperatures, oxide thicknesses and lengths, we established a new physical formalism based on both carrier energy and number. This double effect translates in a three degradation mode competition dominated by each of the modes depending on the energy range. At high energy, the degradation is due to a single carrier interaction with Si-H bonds (mode 1). But when the energy decreases, carrier number begins to dominate first trough Electron-Electron interactions (mode 2) and particularly at very low energy where we put forward that degradation increases due to bond multiple vibrational excitation with cold carriers (mode 3). This new modelling allows a better lifetime extrapolation at nominal biases. Applied to degradation under digital signals, it also enables a rigorous estimation of the degradation ratio between alternative and continuous current (AC-DC). Then new design guidelines concerning frequency, fanOut and rise time have been evidenced. Finally, this new modelling is now included in Design-in Reliability simulators to know precisely circuit bloc hot carrier degradation
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Munteanu, Daniela. "Modélisation et caractérisation des transistors SOI : du pseudo-MOSFET au MOSFET submicronique ultramince." Grenoble INPG, 1999. http://www.theses.fr/1999INPG0104.
Full textAbstract:
L'objet de cette these est de contribuer a l'analyse et a l'optimisation des materiaux soi et au developpement de modeles physiques et de methodes de caracterisation adaptees aux dispositifs soi. Dans le premier chapitre, nous rappelons l'interet de la technologie soi, ses avantages et ses inconvenients par rapport a la technologie si massif. Le deuxieme chapitre est consacre a la caracterisation du materiau, en utilisant la technique -mosfet, methode tres appropriee pour comparer la qualite et les parametres electriques des differentes structures soi. Une analyse approfondie de la validite de cette technique est realisee par simulation numerique. La technique -mosfet est ensuite appliquee a l'analyse de plusieurs materiaux soi et de certains procedes technologiques. Le troisieme chapitre porte sur la caracterisation des dispositifs soi finis, avec une etude detaillee du fonctionnement en haute et basse temperature. Nous presentons une analyse de transistors soi ultimes : (a) le fonctionnement en basse temperature du dt-mos est etudie experimentalement et ses avantages par rapport aux structures classiques sont mis en evidence ; (b) des mesures sur des tmos ultra-minces demontrent leur fonctionnalite ainsi que l'impact de mecanismes physiques particuliers (inversion volumique, fort couplage des interfaces, effets quantiques). Le quatrieme chapitre est consacre a l'analyse et a la modelisation des mecanismes transitoires dans les tmos/soi. Differents types de transitoires du courant de drain (overshoot et undershoot, simple et double grille) sont mesures et simules avec atlas et soi-spice. Ces phenomenes sont utilises a l'extraction de la duree de vie des porteurs, parametre essentiel qui reflete la qualite du film soi.
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Rigaud, Fabrice. "Etude et conception des structures de test et méthodes d'analyse pour les technologies CMOS." Aix-Marseille 1, 2010. http://www.theses.fr/2010AIX1A083.
Full textAbstract:
Dans la course à la réduction des tailles de transistor, il devient de plus en plus difficile d'obtenir de bons rendements. Le but de cette thèse est de proposer des outils pour accélérer la montée en rendement des technologies CMOS. Ces outils passent par la conception de structures de test, associées à des méthodes de test et d'analyse de résultat. Trois types de structure sont ainsi étudiés : des TEG logiques, une macro-cellule de test et une TEG hybride. Les TEG logiques étudiées sont composées de chaines d'inverseurs et permettent ainsi de détecter les défauts et les variations du procédé de fabrication. La macro-cellule de test étudiée comporte un plan mémoire SRAM qui est capable d'osciller. Le mode mémoire SRAM permet de détecter et de localiser des défauts présents sur le plan mémoire. Le mode oscillation permet, grâce à différentes configurations d'interconnections des points mémoire, de caractériser les variations du procédé de fabrication. La dernière structure proposée est une TEG hybride composée de plusieurs oscillateurs en anneau avec différentes configurations de layout. Un bloc numérique est également implémenté, permettant de mesurer des fréquences d'oscillations jusqu'à 1,5GHz et de les restituer sur une sortie numérique. Une méthodologie d'analyse est alors développée dans le but d'obtenir les valeurs de paramètres préalablement choisis en fonction des fréquences d'oscillation. La méthode est dans un premier temps validée par simulation. Puis quelques plaquettes embarquant la TEG sont testées. Le test montre que l' apprentissage réalisé par simulation doit être reproduit sur silicium pour obtenir les résultats attendusBecause of the constant transistors size reduction, it becomes more and more difficult to obtain good yields. The aim of this work is to propose tools to speed up the yield ramp up of CMOS technologies. These tools consist of test circuit design, combined with test and analysis methods. Three kinds of test structure are analyzed in this work: logic TEG, a test macro-cell and a hybrid TEG. The analyzed logic TEG are compound of inverter chains and allow to detect defects and process variations. Defects can also be localized in order to ease their analysis. The test macro-ceIl studied contains an "oscillating" SRAM memory array which is able to oscillate. The SRAM mode allows detecting and localizing of defects present on the memory array. In comparison with logic TEG, the probability to catch defects is more important thanks to the structure size. The oscillating mode allows, thanks to different interconnection configurations of memory cells, to characterize process variations. The last proposed structure is a hybrid TEG which consists of several ring oscillators with different layout configurations. A numeric bloc is also embedded, allowing to measure oscillating frequencies up to 1. 5GHz and to restitute them on a numeric output. An analysis method is then developed in order to retrieve values of parameters previously chosen as a function of oscilIating frequencies. Ln a fust time, the method is validated by simulation. Then, some wafers with the TEG embedded on are tested. The test shows tbat the learning performed by simulation has to be executed on silicon to obtain expected results
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Tsormpatzoglou, Andreas. "Caractérisation et modélisation des composants MOS à multiples grilles nanométriques." Grenoble INPG, 2009. http://www.theses.fr/2009INPG0143.
Full textAbstract:
La thèse s'est développée autour de deux axes majeurs concernant des transistors MOS multi-grilles : i) le développement de modèles analytiques compacts décrivant la distribution du potentiel le long du canal et toutes les autres grandeurs caractéristiques du transistor ii) le développement de modèles analytiques compacts décrivant des caractéristiques de transfert d'un transistor DG et d’un transistor cylindrique gate-all-around iii) l'étude expérimentale et théorique à l'aide de simulations 3D d'un MOSFET multi-grille particulier, le FinFET. Plus particulièrement, les courants de fuites de grille et de drain sous le seuil ont été étudiés expérimentalement pour les FinFETs à triple grille. L'origine des courants de fuites de grille et de drain, ainsi que leur dépendance avec les caractéristiques géométriques du transistor ont été étudiéesThe subject of the PhD is focused on theoretical and experimental studies ofnanoscale multi-gate Metal Oxide Semiconductor Field Effect Transistors. The theoretical part is orientated towards the derivation of analytical expressions for the potential distribution within the channel of the transistors, from which characteristic parameters ofthe transistors are derived. The final aim of the work is to obtain analytical compact expressions for the drain current, valid in aH regions of operation. First, symmetrical Double-Gate MOSFETs are studied, whereas the study of all other types of multi-gate MOSFETs (triple-gate and gate-all-around) is based on the derived model of DG MOSFETs. For the experimental part, the transfer characteristics of single-FinFETs and 5-FinFETs were measured at room temperature. For analysis of the experimental data, numerical simulations were performed to verify the theoretical speculations and optimize the device performance
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Yojo, Leonardo Shimizu. "Estudo, caracterização elétrica e modelagem de transistores BE (Back Enhanced) SOI MOSFET." Universidade de São Paulo, 2018. http://www.teses.usp.br/teses/disponiveis/3/3140/tde-04052018-150633/.
Full textAbstract:
Este trabalho tem como objetivo o estudo, caracterização elétrica e modelagem do novo transistor desenvolvido e fabricado no Laboratório de Sistemas Integráveis (LSI) da Universidade de São Paulo (USP) chamado BE (Back Enhanced) SOI MOSFET. Trata-se de um dispositivo inovador que se destaca principalmente pela sua facilidade de fabricação (exigindo apenas processos bem conhecidos e nenhuma etapa de dopagem do semicondutor) e sua flexibilidade quanto ao modo de operação (pode atuar como um transistor MOS tipo n ou um transistor MOS tipo p, dependendo somente da polarização de substrato). Aplicando-se tensão no substrato (VGB) é possível formar um canal de elétrons (VGB>0) ou lacunas (VGB<0) na segunda interface da camada de silício, por onde a corrente entre fonte e dreno flui. Sua patente foi requerida junto ao INPI (Instituto Nacional da Propriedade Industrial) sob o número BR 10 2015 020974 6. Foram realizadas medidas elétricas e simulações numéricas para melhor compreender seu princípio de funcionamento e as características que tornam possível sua reconfigurabilidade. Duas fabricações distintas deste tipo de dispositivo foram analisadas. Além das espessuras distintas, a principal diferença entre elas é o metal utilizado nos eletrodos de fonte e dreno, sendo alumínio na primeira e níquel na segunda versão. O alumínio utilizado na primeira versão resultou em contatos Ôhmicos após o processamento térmico das lâminas, que favoreceram o funcionamento do dispositivo como transistor tipo p, devido à natureza do material utilizado. A análise em função da temperatura (de 25ºC até 125ºC) mostrou uma variação da tensão de limiar (até 1,52mV/ºC) e uma degradação da mobilidade dos portadores de carga (analisado através da transcondutância), resultando no surgimento de um ponto invariante com a temperatura, o chamado ZTC (Zero Temperature Coefficient). Já a segunda versão possui contatos Schottky, na qual foram obtidos níveis de corrente apreciáveis tanto para transistores tipo n (na ordem de nA para as condições de polarização utilizadas), quanto para transistores tipo p (na ordem de ?A). O comportamento da curva de corrente de dreno deste dispositivo apresentou uma estabilização a partir de determinado valor de tensão de porta. A partir deste ponto o BE SOI MOSFET deixa de atuar como um transistor convencional e passa a ter sua corrente de dreno proporcional a tensão de substrato. Medidas em função da temperatura nesta segunda versão permitiram comparar os resultados com os da primeira versão. Percebeu-se a ausência do ponto de ZTC, uma vez que foi observado o aumento da corrente devido à diminuição da resistência dos contatos de fonte e dreno para temperaturas mais elevadas. Por fim, a operação de um circuito inversor utilizando o BE SOI MOSFET foi implementada, mesmo quando alternando os tipos dos transistores, comprovando a flexibilidade de funcionamento dos transistores ao mudar seu tipo em função da polarização de substrato.The aim of this work is the study, the electrical characterization and the modeling of the new transistor that was developed and fabricated in the Laboratório de Sistemas Integráveis (LSI) at University of Sao Paulo (USP). It was named BE (Back Enhanced) SOI MOSFET. This innovative device has the advantage of a simple fabrication (only well-known processes are required to build it and there is no need of any doping step) and it has a reconfigurable operation (it can act as a n-type MOS transistor or as a ptype MOS transistor depending only on substrate bias). The substrate voltage (VGB) is responsible for the formation of an electron (VGB>0) or a hole (VGB<0) channel at the back interface of the silicon, where the drain current flows. The patent for it was required at the National Industrial Property Institute under the number BR 10 2015 020974 6. Electrical measurements and numerical simulations were performed to better understand its functioning principle and the characteristics that enable its reconfigurability. Two different fabrication splits were analyzed. Beside their thicknesses, the main difference between them is the drain and source metal electrode (aluminum in the first split and nickel in the second one). The one with aluminum electrodes resulted in Ohmic contacts after thermal processing, that favored the formation on the p-type transistor because of the nature of the used element. It was observed a variation of the threshold voltage (up to 1.52mV/ºC) and a mobility degradation (seen through the transconductance behavior) as a function of the temperature (from 25ºC to 125ºC), resulting in a zero-temperature coefficient (ZTC) bias point in this device. In this bias condition point, the drain current is almost constant as a function of the temperature, which is a good characteristic especially for analog circuits. The second split has Schottky drain and source contacts, in which appreciable current levels were obtained for both n-type transistors (order of magnitude of nA in the measured bias conditions) and p-type transistors (order of magnitude of ?A). The drain current of this device showed a particular behavior where the drain current stabilizes from a certain gate voltage. In this condition, the BE SOI MOSFET does not act as a conventional transistor anymore and its current is proportional to the substrate bias. Measurements as a function of the temperature were performed in the device too. It was observed an increase of the drain current, differently from the first split, due to the reduction of the source and drain contacts resistances as a function of the temperature. This resulted in the absence of the ZTC point. Finally, the operation of an inverter circuit using BE SOI MOSFET transistors was implemented, even if the type of the transistors were switched. This result shows the flexibility of operation of the transistor, in other words, it is possible to change its type as a function of the substrate bias.
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Lin, Xinnan. "Double gate MOSFET technology and applications /." View abstract or full-text, 2007. http://library.ust.hk/cgi/db/thesis.pl?ECED%202007%20LIN.
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李華剛 and Eddie Herbert Li. "Narrow-channel effect in MOSFET." Thesis, The University of Hong Kong (Pokfulam, Hong Kong), 1990. http://hub.hku.hk/bib/B31209312.
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Peters, Chris (Christopher Joseph) Carleton University Dissertation Engineering Electrical. "MOSFET based gamma radiation detector." Ottawa, 1992.
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Lallement, Christophe. "Modèle analytique à une dimension du transistor MOSFET de puissance prenant en compte les interactions thermoélectriques /." Paris : École nationale supérieure des Télécommunications, 1994. http://catalogue.bnf.fr/ark:/12148/cb35706674x.
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Rodriguez, Santiago Noel. "Caractérisation, modélisation et simulation des transistors SOI MOSFET décananométriques." Grenoble INPG, 2008. http://www.theses.fr/2008INPG0035.
Full textAbstract:
Dans ce travail, les incidences et les enjeux de la miniaturisation décananométrique des composants CMOS avancés, fabriqués sur SOI ou Si massif, sont étudiés. L'inclusion des effets quantiques nécessaires pour décrire avec précision le comportement des transistors MOS avec grille unique ou grilles multiples est traitée. Les équations de Poisson et de Schr6dinger sont résolues de manière self-consistante, dans plusieurs cas d'intérêt, démontrant les conséquences de la physique sous-jacente lorsque la limite décananométrique est atteinte. Parmi divers effets, la quantification des porteurs, les centroïdes de la charge, les zones d'exclusion, la déplétion du silicium polycristallin, les mécanismes de collision, etc. . . Sont analysés et modélisés. Les techniques de caractérisation électrique, à la fois au niveau des plaquettes en SOI et au niveau des composants MOS, sont réexaminées et étudiées dans le contexte présent du noeud technologique 4Snm. Certains résultats récents obtenus avec la méthode pseudos-MOSFET sur les plaquettes SOI sont expliqués au moyen de simulations numériques. La méthode basée sur la fonction Y est étendue pour le cas des doubles canaux. Nos résultats expérimentaux font apparaître, pour la première fois, l'effet bénéfique de l'inversion volumique à partir des caractéristiques statiques habituelles. Depuis de nombreuses années, la mobilité a été un sujet brûlant entouré de beaucoup d'efforts de recherche. Cet intérêt s'est poursuivi jusqu'à aujourd'hui quand la technologie approche la fin de la feuille de route de la microélectronique VLSI. Dans ce travail, deux technologies prometteuses pour l'accroissement de la mobilité sont envisagées grâce à la simulation de Monte Carlo: des orientations cristallographiques alternatives pour l'architecture du dispositif et l'emploi du silicium contraint comme matériau du canal de conduction. Ce document de thèse ne représente pas une synthèse ou une conclusion fermée, car les recherches se poursuivent. Il fournit des résultats importants, établit des lignes directrices et évoque certains problèmes supplémentaires à résoudre dans l'avenir procheLn this work, the impact and challenges of the decananometric miniaturization of today shrinking CM OS devices, fabricated on SOI and bulk Si, are investigated. The inclusion of quantum effects to accurately describe the behavior of the MOS transistors with single or multiple gates is studied. Poisson and SchrOdinger equations are self-consistently solved in several cases of interest showing the consequences of the physical mechanisms when the decananometric limit is achieved. Among various effects, the carrier quantization, charge centroids, darks spaces, polysilicon depletion, remote scattering mechanisms effects. . . Are reported and modeled. The electrical characterization techniques both at the wafer level and device level are revisited and studied in the framework of today 4Snm technological node. Recent results, obtained using the pseudo-MOSFET characterization technique on as-fabricated wafers, are explained by means of numerical simulations. The reliable Y-function is extended for double channel devices and used ta reveal the beneficial effect of volume inversion, for the first time from usual static characteristics. For many years, the mobility has been a hot issue surrounded by a lot of research effort. This struggle has continued until nowadays when the technology is approaching the end of the Roadmap. Ln this work, two conventional technology-compatible techniques are exploited as mobility boosters through Monte Carlo simulation: alternative crystallographic orientations for the device architecture and the use of strained silicon as channel material. This synopsis of the Ph. D. Dissertation is not a closed work, since it rather establishes some of the guidelines and problems ta deal with in a short term future
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Tauk, Rabih. "Mobilité électronique et détection Terahertz dans les transistors ultimes." Montpellier 2, 2007. http://www.theses.fr/2007MON20033.
Full text
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Picard, Cyrille. "Utilisation des transistors MOS à effet de champ de type COTS en environnement radiatif ionisant." Metz, 2000. http://docnum.univ-lorraine.fr/public/UPV-M/Theses/2000/Picard.Cyrille.SMZ0040.pdf.
Full textAbstract:
Bien que spécifiques, les environnements radiatifs sont variés et représentent des investissements considérables. L'électronique, et en particulier la technologie MOS, est sensible aux radiations. Quoi que non dédiés aux environnements hostiles, les composants COTS, sont de plus en plus utilisés afin de réduire les coûts. Afin d'obtenir l'assurance de leur tenue à la dose, des tests sont nécessaires mais ajoutent un coût non négligeable. L'étude est consacrée à l'amélioration de la caractérisation et de l'utilisation des MOSFETs en environnement radiatif. Les méthodes de caractérisations thermiques permettent de déterminer la dynamique de dépiégeage des charges et conduisent aux niveaux énergétiques des pièges. L'étude théorique montre qu'un raisonnement sur une énergie d'activation moyenne conduisait à sous estimer celle-ci ainsi que le facteur de fréquence. Une simulation basée sur plusieurs énergies d'activation proches permet un meilleur ajustement avec les résultats expérimentaux. Différents traitements tels que l'implantation ionique, le stress électrique et même une pré-irradiation, ont été testés pour améliorer la tenue des composants COTS à la dose. La technique de pré-irradiation consiste à modifier certains paramètres électriques par irradiation ou stress électrique et impose une adaptation du système. La méthode du stress électrique utilise la forte création d'états d'interface qui intervient au bout d'une certaine durée de stress. Celle-ci entraîne une augmentation de la tension de seuil et permet de retarder la perte de fonctionnalité du composant lors de l'irradiation. Les équivalences observées entre les effets d'un stress électrique positif et ceux d'une irradiation ont conduit à la mise au point d'une méthode de sélection par stress électrique des composants pour l'environnement radiatif. Le stress électrique permet une réduction des coûts, un gain de temps et améliore la caractérisation d'un lot en mettant en évidence les problèmes de dispersion.
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Cousin, Bastien. "Modélisation compacte de transistors à effet de champ nanofils pour la conception de circuits." Grenoble INPG, 2010. http://www.theses.fr/2010INPG0064.
Full textAbstract:
L'objectif de ce travail de thèse s'articule autour du développement d'un modèle compact du transistor GAA nanofil cylindrique. L'objectif est ici de reproduire le comportement électrique du transistor à travers un modèle afin que celui-ci soit utilisable en conception de circuits. Le transistor est considéré tout d'abord comme idéal c'est-à-dire sans effets parasites afin de constituer le cœur du modèle compact. L'étude porte ensuite sur la modélisation des effets de confinement quantique. Une correction quantique avec prise en compte à la fois des confinements structurels et électriques des porteurs dans le silicium est alors proposée et insérée dans le cœur du modèle compact. L'étude concerne ensuite la modélisation des effets de canaux courts, phénomènes parasites associés à la réduction de longueur de grille du transistor. Puis, plusieurs effets physiques spécifiques tels que les courants de fuite de grille, le GIDL, la résistance série et la dégradation de la mobilité sont traités et implémentés dans le cœur du modèle. Enfin, des résultats de mesures expérimentales permettent la validation du modèle completThe aim ofthis the sis is to develop a compact model for the cylindrical GAA MOSFET transistor. The objective is to reproduce the electrical behavior of the transistor through a predictive model which could be used for circuit simulations. The transistor is considered first as an ideal device that is to say without any parasitic effects in order to form the model core. Subsequently, the study focuses on the modeling of quantum-mechanical effects. A quantum correction, which takes into account both structural and electrical confinement of carriers in silicon, is then proposed and implemented into the model core. Afterwards, the study concerns the modeling of short channel effects, which are associated to the reduction of the transistor gate length. Moreover, several parasitic effects such as gate leakage currents, GIDL, series resistance and mobility degradation are modeled separately and implemented into the model core. Finally, experimental data measurements lead to the validation of the whole compact model
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Gallon, Claire. "Architectures avancées de transistors CMOS SOI pour le nœud 32 nm et en deça : films ultra-fins, contraintes mécaniques, BOX mince et plan de masse." Grenoble INPG, 2007. http://www.theses.fr/2007INPG0063.
Full textAbstract:
Les besoins croissants en tennes de performances et de miniaturisation pour les prochaines générations de composants CMOS ont permis à la technologie SOI de se présenter comme une alternative crédible à la technologie sur silicium massif. En effet, de par leur architecture, les dispositifs à film mince de conduction ont montré une amélioration significative du contrôle des effets de canaux courts, comparée à la technologie sur silicium massif. Toutefois, afin de satisfaire les spécifications des n��uds technologiques ultimes, nous savons qu'il sera nécessaire de repousser les limites des dispositifs SOI actuels. Les travaux présentés dans cette thèse ont donc porté sur les transistors MOS fabriqués sur substrat SOI, et plus spécifiquement, sur les dispositifs complètement déplétés. Cette étude s'est déroulée autour des deux axes principaux de recherche suivants : l'évaluation de l'influence des contraintes mécaniques sur les performances du dispositif SOI FD et l'optimisation du contrôle des effets de canaux courts du transistor SOI FD simple grille par la proposition de nouvelles alternativesThe increasing needs in terms of perfonnance and scaling for the next CMOS technological nodes make SOI teehnology one of the main alternatives for usuaI bulk devices. Indeed, thanks to their specifie architecture, thin film devices have demonstrated a significative improvement of short channel effect control, compared to bulk. However, in order ta satisfy next technological node requirements, it will be mandatory to overcome actuallimits of SOI devices. The work presented in this PhD 1S thus centred around MOSFETs fabricated on SOI substrates,and more specifically on fully depleted devices. This study foeuses on two axes: evaluation of the impact of process induced mechanical strain on FD SOI electrical performances and optimization of short channel effect control thanks to a new architecture introduction
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Rangel, Ricardo Cardoso. "Sequência simples de fabricação de transistores SOI nMOSFET." Universidade de São Paulo, 2014. http://www.teses.usp.br/teses/disponiveis/3/3140/tde-12122014-153226/.
Full textAbstract:
Neste trabalho é desenvolvido de forma inédita no Brasil um processo simples de fabricação de transistores FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) com porta de silício policristalino, para servir como base para futuros desenvolvimentos e, também, com finalidade de educação em microeletrônica. É proposta uma sequência de etapas de fabricação necessárias para a obtenção do dispositivo FD SOI nMOSFET, usando apenas 3 etapas de fotogravação e usando o óxido enterrado, intrínseco à tecnologia SOI, como região de campo, objetivando a obtenção do processo mais simples possível e eficiente. São apresentados os procedimentos detalhados de todas as etapas de fabricação executadas. Para obtenção da tensão de limiar de 1V foram fabricadas amostras com 2 doses diferentes de implantação iônica, 1,0x1013cm-2 e 1,2x1013cm-2. Estas doses resultaram em tensões de limiar (VTH) de 0,72V e 1,08V; respectivamente. Como esperado, a mobilidade independente de campo (0) é maior na amostra com dose menor, sendo de 620cm²/Vs e, para a dose maior, 460cm²/Vs. A inclinação de sublimiar é calculada através da obtenção experimental do fator de acoplamento capacitivo () 0,22; para as duas doses, e resulta em 73mV/déc. O ganho intrínseco de tensão (AV) mostrou-se maior na amostra com maior dose em função da menor condutância de saída, sendo 28dB contra 26dB para a dose menor, no transistor com L=40m e W=12m. Desta forma foi possível implementar uma sequência simples de fabricação de transistores SOI, com resultados elétricos relevantes e com apenas 3 etapas de fotogravação, fato importante para viabilizar seu uso em formação de recursos humanos para microeletrônica.In this work is developed in an unprecedented way in Brazil a simple process of manufacturing transistors FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) with gate polysilicon, to serve as the basis for future developments and also with the purpose of education in microelectronics. A sequence of manufacturing steps necessary for obtaining FD SOI nMOSFET device is proposed, using only three photolithographic steps and using the buried oxide, intrinsic to SOI technology such as field region, aiming to get the simplest possible and efficient process. All the detailed manufacturing steps performed procedures are presented. To obtain the threshold voltage of 1V samples with 2 different doses of ion implantation (1.0x1013cm-2 and 1.2 x1013cm-2) were fabricated. These doses resulted in threshold voltages (VTH) of 0.72 V and 1.08 V, respectively. As expected, mobility independent of field (0) is higher in the sample with the lowest dose, 620cm²/Vs, and for the higher dose, 460cm²/Vs. The subthreshold slope is calculated by obtaining experimental capacitive coupling factor () 0.22, for both doses and results in 73mV/déc. The intrinsic voltage gain (AV) was higher in the sample with a higher dose due to lower output conductance, 28dB against 26dB to the lowest dose, to the transistor with L = W = 40m and 12m. This made it possible to implement a simple sequence of manufacturing SOI transistors with relevant electrical results and with only 3 steps photolithographic important fact to enable their use in training human resources for microelectronics.
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Budihardjo, Irwan Kukuh. "A charge based power MOSFET model /." Thesis, Connect to this title online; UW restricted, 1995. http://hdl.handle.net/1773/5975.
Full text
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Guerfi, Youssouf. "Réalisation et caractérisation de transistors MOS à base de nanofils verticaux en silicium." Thesis, Toulouse 3, 2015. http://www.theses.fr/2015TOU30253/document.
Full textAbstract:
Afin de poursuivre la réduction d'échelle des transistors MOS, l'industrie des semiconducteurs a su anticiper les limitations de la miniaturisation par l'introduction de nouveaux matériaux ou de nouvelles architectures. L'avènement des structures à triples grilles (FinFET) a permis de maitriser les effets canaux courts et poursuivre les efforts de miniaturisation (nœud technologique 14 nm en 2014). Le cas ultime pour le contrôle électrostatique de la grille sur le canal est donné par une grille entourant totalement le canal du dispositif. A cet effet, un transistor à nanofil à grille entourante est considéré comme la structure la plus adaptée pour les nœuds technologiques en dessous de 7 nm. Au cours de cette thèse, un procédé de réalisation large échelle de transistors MOSFET miniaturisés à base de nanofils verticaux en silicium a été développé. Tout d'abord, les nanofils verticaux ont été réalisés par une approche descendante via le transfert par gravure d'un masque de résine en Hydrogène Silsesquioxane (HSQ), réalisé par lithographie électronique à basse tension d'accélération. Une stratégie de dessin inédite dite "en étoile " a été développée pour définir des nanofils parfaitement circulaires. Les nanofils en Si sont obtenus par gravure plasma puis amincis par oxydation humide sacrificielle. Ce procédé permet d'obtenir des nanofils verticaux en Si avec des parois parfaitement anisotropes, une parfaite reproductibilité et un rendement maximal. L'implémentation des MOSFETs sur les réseaux nanofils a été effectuée par l'ingénierie successive de couches minces nanométriques (conductrices et diélectriques). Dans ce cadre, un procédé innovant de réalisation de couches d'isolations en HSQ par gravure chimique contrôlée a démontré une excellente planéité associée à une rugosité de surface inférieure à 2 nm. Enfin, un procédé utilisant la photolithographie UV conventionnelle a été développé pour réaliser le transistor de longueur de grille nanométrique. Ces dispositifs ont démontré d'excellentes performances électriques avec des courants de conduction supérieurs à 600 µA/µm et une excellente maîtrise des effets de canaux courts (pente sous le seuil de 95 mV/dec et DIBL à 25 mV/V) malgré l'extrême miniaturisation de la longueur de grille (15 nm). Enfin, nous présentons une première preuve de concept d'un inverseur CMOS à base de cette technologie à nanofils verticauxIn order to further downscaling of the MOS transistors, the semiconductor industry has anticipated the limitations of miniaturization by the introduction of new materials and new architectures. The advent of triple gate structures (FinFET) allowed mastering the short channel effects and further miniaturization efforts (14 nm technology node in 2014). The ultimate case to the electrostatic control of the gate on the channel is given by a gate completely surrounding the device channel. For this purpose, Gate All Around (GAA) nanowire transistor is considered as the most suitable structure for technology nodes below 7 nm. In this thesis, a large scale process for the realization of miniaturized MOSFETs based on vertical silicon nanowires has been developed. Firstly, the vertical nanowires were made by a top down approach by the transfer by etching of hard mask made of Hydrogen silsesquioxane (HSQ) resist created at low voltage electron beam lithography. An original design strategy called "star" was developed to define perfectly circular nanowires. Si nanowires are obtained by plasma etching then thinned by sacrificial wet oxidation. This method allows obtaining vertical Si nanowires with perfectly anisotropic walls, a perfect reproducibility and a maximum yield. The implementation of the MOSFETs on the nanowire network was done by successive engineering of nanoscale thin films (conductive and dielectric). In this context, an innovative process for producing insulation layers in HSQ by controlled chemical etching showed excellent flatness associated with surface roughness of less than 2 nm. Finally, a method using conventional UV photolithography has been developed to achieve the nanometer gate length transistor. These devices have demonstrated excellent electrical performances with conduction currents superior than 600 µA/µm and excellent control of short channel effects (subthreshold slope of 95 mV/dec and DIBL of 25 mV/V) despite extreme miniaturization of the gate length (15 nm). Finally, we present a first proof of concept of a CMOS inverter based on vertical nanowires technology
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Bakhtiar, Hazri. "Caractérisation de structures MOS submicroniques et analyse de défauts induits par irradiation gamma : extrapolation aux défauts induits dans les oxydes de champ des transistors bipolaires." Metz, 1999. http://docnum.univ-lorraine.fr/public/UPV-M/Theses/1999/Bakhtiar.Hazri.SMZ9934.pdf.
Full textAbstract:
Les innovations technologiques récentes ont permis le développement de transistor MOS de faibles dimensions, ayant des longueurs de canal et des largeurs de grille inférieures au micromètre. Cela permet de réaliser des circuits à forte densité d'intégration pour des applications à l'électronique. Cependant, la réduction des dimensions fait apparaître toute une gamme d'effets parasites et modifie ainsi les mécanismes de conduction avec l'apparition de nouveaux phénomènes ou des phénomènes qui n'étaient pas dominants dans des structures plus larges. Ceci entraîne un changement du fonctionnement du transistor ainsi que de leurs paramètres électriques. La réduction des dimensions, et en particulier de la longueur de grille des transistors MOS donne naissance à un problème de fiabilité qui était inconnu lors de l'utilisation de transistors à canal long. Les phénomènes de dégradation provenant des forts champs électriques deviennent importants avec la réduction des dimensions engendrant des défauts notamment aux interfaces oxyde-semiconducteur (SiO2-Si) ainsi que dans l'oxyde de grille, ce qui provoquent un vieillissement plus rapide de ces composants. Nous présentons dans ce contexte, une étude réalisée sur des transistors nLDD-MOSFETs submicroniques issus de technologie 0,6[masse volumique]m de MATRA-MHS-TEMIC, s'appuyant sur quatre objectifs principaux : détermination des paramètres de conduction, analyse des caractéristiques I-V sur la jonction drain-substrat, étude du comportement du transistor bipolaire dans les transistors MOS (source = collecteur, substrat = base, drain = émetteur) et étude du comportement des transistors MOS suite à une irradiation ionisante Co-60, afin d'évaluer leur dégradation
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Razafindrakoto, Mirijason Richard. "Modèle hydrodynamique de transistor MOSFET et méthodes numériques, pour l'émission et la détection d'onde électromagnétique THz." Thesis, Montpellier, 2017. http://www.theses.fr/2017MONTS035/document.
Full textAbstract:
Du fait de ses propriétés intéressantes, le domaine de fréquence térahertz (THz) du spectre électromagnétique peut avoir de nombreuses applications technologiques, de l'imagerie à la spectroscopie en passant par les télécommunications. Toutefois, les contraintes technologiques empêchant l'émission et la détection efficaces de ces ondes par des systèmes conventionnels ont valu à cette partie du spectre électromagnétique le nom de gap THz. Au cours des deux dernières décennies, plusieurs solutions novatrices sont apparues. Parmi elles, l'utilisation de transistors à effet de champ s'est imposée comme une solution originale, bon marché, avec un fort potentiel d'intégration. Le mécanisme identifié fait intervenir l'interaction entre les ondes THz et des ondes de courant (dites ondes plasma) dans le canal du transistor. Le canal du transistor agit tel une cavité pour ces ondes plasma. Le dispositif peut alors se comporter de manière résonante ou non-résonante en fonction de divers paramètres. Dans ce manuscrit, nous étudions numériquement ces différents régimes à l'aide de modèles hydrodynamiques. Les modèles utilisés élargissent les phénomènes pris en compte dans de précédentes études théoriques. Les résultats portent sur la détection d'ondes THz par des transistors et dans une moindre mesure sur leur émission. Dans le régime non-résonant, nous étudions dans quelle mesure la plage de linéarité de détection peut être étendue. Dans le régime résonant, nous montrons l'existence de nouvelles fréquences de résonance, permettant d'élargir le spectre d'intérêt de ces détecteursDue to its interesting properties, the electromagnetic THz frequency range may lead to numerous technological applications, ranging from imaging to spectroscopy or even communications. However, technological constraints prevented the efficient emission and detection of such waves with conventional electronics, leading to the idea of the terahertz gap. In the last decades, multiple novel solutions to resolve this gap have been proposed. Amongst these, one may find the use of simple field effect transistors as the most promising one. Their production benefits from currently available CMOS technology thus drastically decreasing the fabrication cost of such a device while allowing it to be easily integrated within electronic circuits. The mechanism behind the emission and detection is the interaction between THz electromagnetic radiations and current oscillations, that is plasma waves, in the transistor's channel. This channel forms a cavity for plasma oscillations, hence, the device may act either resonantly or non-resonantly, depending on various parameters. This thesis deals with the numerical simulation of the transistor in different regimes using hydrodynamical models. These models account for multiple phenomena that have been considered in previous theoretical studies. Some theoretical results on both the emission and detection of THz radiation are presented. In the non-resonant case, we study how one can increase the linear regime of detection. In the resonant case, we show the existence of unexpected resonance frequencies, enlarging the detection spectrum of such detectors
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Trabelsi, M'Hamed. "Caractérisation des transistors à nanocristaux de silicium et des transistors SON par les techniques de bruit basse fréquence et de bruit télégraphique." Lyon, INSA, 2009. http://theses.insa-lyon.fr/publication/2009ISAL0003/these.pdf.
Full textAbstract:
La demande croissante en électronique a stimulé sans cesse le développement de nouveaux type de composants de petite taille qui nécessite la réduction de certains paramètres critiques qui est une solution fiable pour certains problèmes. L'obtention des dispositifs à nanocristaux de silicium par la technologie CMOS et des dispositifs à canal de conduction complètement isolé du substrat par la technologie SON (Silicon On Nothing) souffrent encore des effets parasites qui pénalisent leurs fonctionnement. En effet, la présence d’un défaut localisé à l’interface oxyde de grille/canal de ces dispositifs provoque l’apparition de certaines fluctuations indésirables dans leurs caractéristiques de sorties. L’objectif de travail de cette thèse a été d’analyser les défauts électriquement actifs localisés à l’interface oxyde-canal, sur des transistors à notre disposition par deux techniques différentes dans le but d’identifier les effets parasites qui peuvent pénaliser leurs bons fonctionnements. Cette étude comporte deux parties principales. Dans la première partie, l’étude des caractéristiques des sorties statiques de nos échantillons nous a permis d’expliquer l’origine des non idéalités de ces caractéristiques d’une part et de voir l’évolution de la conduction en fonction de la tension de polarisation et de la température d’autre part. Dans une seconde partie, par des mesures de caractérisation effectuées par la technique de bruit basse fréquence et la technique de bruit télégraphique (Random Telegraph Signal) nous avons pu analyser les défauts électriquement actifs localisés à l’interface oxyde de grille/canal de conduction, et remonter aux différentes signatures des pièges (temps d’émission, temps de capture, énergie d’activation, amplitude de bruit, localisation spatiale) ainsi que leurs évolutions en fonction de la tension de polarisation et de la température. Ces études nous ont permis de mettre en évidence l’effet des centres pièges les caractéristiques de sortie, elles constituent une piste pour choisir ou corriger les méthodes d’élaboration de ces composantsThe continuous demand of the electronic devices makes the necessity to develop new type of devices with small dimensions that need the direction of certain critical parameters, thus solution is good for some problems. The obtaining of silicon nanocristicals devices using the CMOS technology and devices with isolated channel from substrate with Son technology (Silicon on Nothing) suffer from parasitical effects that limit their functioning. Hover the presence of localized defection the interface gate oxide/channel shows the presence of undesirable in their output characteristics. The aim of this thesis was focalized on the study of these defects localized in the interface oxide/Channel using two techniques. This work is composed by two parts: the first part concern the study of the anomalies on the output characteristics by showing the influence of the temperature and the voltage on these anomalies. The second part concerns the characterization of the devices using RTS and low frequency noise technique to show the electrically active defects localized on the interface gate oxide/channel of conduction by extracting the signature of the different defects responsible to the observed noises
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Singer, Julien. "Etude des jonctions ultrafines pour les technologies CMOS 45 nm et en deça par simulation atomistique." Lyon, INSA, 2008. http://theses.insa-lyon.fr/publication/2008ISAL0077/these.pdf.
Full textAbstract:
La microélectronique appartient désormais à notre quotidien, à travers des appareils mobiles et supportant toujours plus de fonctionnalités. De par leur mobilité, ces appareils ont besoin d’une source d’énergie embarquée, et de fait limitée. Il est donc devenu nécessaire de réduire la consommation des circuits intégrés. Les courants de fuites au niveau des jonctions dans le transistor MOSFET – le composant de base des circuits – sont parmi les principales causes de cette consommation, fuites qui dépendent elles-mêmes des profils de dopants ainsi que de la présence éventuelle de défauts étendus résiduels. L’objectif de ce travail de thèse est de simuler les courants de fuite de jonction en fonction des procédés de fabrication. La simulation atomistique (méthode Monte Carlo cinétique sans réseau) est d’abord utilisée afin de prévoir l’évolution des dopants (diffusion et activation) et des défauts (agglomération, transformation, dissolution) au cours des étapes de fabrication (implantations ioniques, recuits). Ce type de simulation offre une vision nouvelle de l’évolution des défauts et impuretés au cours de ces procédés. Les caractéristiques électro-énergétiques des niveaux profonds, associés aux défauts étendus et responsables d’une partie de la fuite de jonction, sont ensuite analysées par spectroscopie des transitoires de capacité des niveaux profonds (DLTS). Ces caractéristiques ainsi que les profils de dopants sont enfin exploités dans les modèles de courants de jonction pour simuler les fuites de jonctions ultrafinesMicroelectronics is nowadays part of our lives, through mobile and multifunctional devices. Due to their mobility, these devices need an embedded, thus limited, energy source. It became necessary to reduce the consumption of the integrated circuits. Junction leakages within the MOSFET transistor, basic component of these circuits, are one of the principle causes of this consumption. Junction leakage in turn depends on the eventual presence of residual extended defects. This work aims to simulate the junction leakage depending on the fabrication process. Atomistic simulation (non lattice kinetic Monte Carlo method) is first used in order to predict the evolution of dopants (diffusion, activation) and of defects (agglomeration, transformation, dissolution) during fabrication steps (ion implantation, thermal annealing). This kind of simulation offers a new way to consider the evolution of defects and impurities during the process. The electrical and energetical characteristics of deep levels, generated by extended defects and responsible for a significative part of the junction leakage, are then studied by deep level transient spectroscopy (DLTS). These characteristics and the dopant profiles are finally used as input in junction current models to simulate ultra shallow junction leakage
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Rochette, Florent. "Étude et caractérisation de l'influence des contraintes mécaniques sur les propriétés du transport électronique dans les architectures MOS avancées." Grenoble INPG, 2008. http://www.theses.fr/2008INPG0077.
Full textAbstract:
La miniaturisation des transistors Métal-Oxyde-Semi-conducteur à effet de champ (MOSFET) ne suffit plus à satisfaire les spécifications de performances de l'International Technology Roadmap for Semiconductors (ITRS). Une solution consiste à améliorer le transport électronique dans le canal de conduction des MOSFETs : l'utilisation de l'effet piézorésistif du silicium est une option intéressante pour y parvenir. Cette étude présente l'état de l'art des architectures innovantes permettant d'introduire des contraintes mécaniques dans les MOSFETs après avoir posé la problématique de la microélectronique actuelle. La physique du silicium contraint est aussi exposée. L'accent est plus particulièrement mis sur l'effet d'une contrainte mécanique sur la mobilité des porteurs, paramètre de transport fondamental de la couche d'inversion d'un MOSFET. La piézorésistivité bidimensionnelle est alors étudiée expérimentalement sur différentes architectures. La réduction de la masse effective de conduction des électrons sous contrainte uniaxiale en tension a pu être mis en évidence. Après avoir présenté les principales techniques de caractérisation électrique permettant d'extraire les paramètres de transport d'un transistor MOS, en particulier la technique avantageuse de l'extraction de la mobilité par magnétorésistance, l'origine physique du gain en mobilité est étudiée en détail sur des architectures innovantes de silicium contraint directement sur isolant (sSOI). Les dégradations de la mobilité et du gain induit par la contrainte mécanique avec la réduction des dimensions sont analysées. Les mécanismes responsables de la limitation de la mobilité dans les transistors ultracourts sont identifiés. Enfin des résultats de performances d'architectures avancées à canaux contraints par le substrat ou par le procédé de fabrication sont montrés afin d'illustrer l'intérêt du silicium contraint à des échelles déca-nanométriques. Les effets de superposition des techniques de mises sous contrainte du canal sont également abordésThe Metal-Oxide-Semiconductor-Field-Effect-Transistors (MOSFET) down-scaling becomes insufficient to satisfy the International Technology Roadmap for Semiconductors (ITRS) performances specifications. A solution consist in improving electronic transport in the MOSFET channel : the use of the silicon piezoresistive effet is an interesting alternative to reach that point. This study presents the state-of-the-art of innovating architectures making it possible to generate strain in the MOSFET channel, after having outlined the problematics that the current microelectronics must face. The strained-Si physics is also expounded. The emphasis is on the mechanical stress effect on carrier mobility which is a fundamental transport parameter in a MOSFET inversion layer. The two-dimensional piezoresistivity is then experimentally studied on various architectures. Electron conductivity mass decreasing under tensile uniaxial stress has been evidenced. After having presented the main electrical characterization techniques making it possible to extract the transport parameters of a MOS transistor, in particular the attractive mobility extraction by magnetoresistance, the physical origin of the mobility gain is extensively analysed on advanced architectures such as strained Silicon Directly On Insulator transistors (sSOI). The electron mobility and the stress-induced gain degradations with the gate length down-scaling are analysed. The mechanisms involved in the mobility limitation in very short channels are identified. Finally performances results of advanced substrate- or process-induced strained nanoscaled MOSFETs are shown in order to illustrate the benefit of strained silicon for the next CMOS generations. The cumulative effet of techniques able to strain the channel are also broached
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Maréchal, Aurélien. "Metal-oxide-semiconductor capacitor for diamond transistor : simulation, fabrication and electrical analysis." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT094/document.
Full textAbstract:
Plus de deux décennies de progrès technologiques dans le contrôle de la qualité de la croissance, du dopage et dans la conception de composants ont conduit à l'émergence de nouvelles potentialités pour des applications d'électronique de puissance. Comme le diamant représente le semi-conducteur ultime en raison de ses propriétés physiques supérieures, des efforts ont été réalisés pour développer divers dispositifs électroniques, tels que des diodes Schottky, des transistors à effet de champ (MOSFET), transistor bipolaire, jonctions pin ...Le développement d'outils de simulation capables d'anticiper les propriétés électriques des dispositifs électroniques ainsi que leur architecture pour profiter pleinement des propriétés physiques du diamant est une condition préalable à la mise au point de nouveaux composants de puissance. D'autre part, l'étude expérimentale du contact de grille, la deuxième brique élémentaire du transistor, est fondamentale en vue de développer des dispositifs de haute performance. À cet égard, on peut considérer plusieurs questions ouvertes: (i) Les outils de simulation sont-ils capables de prendre en compte les spécificités du diamant pour modéliser les composants électroniques? (ii) L'oxyde d'aluminium est-il approprié pour développer un contact de grille de transistor? (iii) Si oui, l'interface oxyde/diamant est-elle d'assez bonne qualité? (iv) La fabrication d'un MOSFET en diamant est-elle un obstacle technologique?Ce projet de doctorat, vise à répondre à ces questions et à ouvrir la voie vers la réalisation du MOSFET à canal d'inversion.Les propriétés physiques du diamant seront soulignées et aideront à comprendre pourquoi ce matériau est le semi-conducteur ultime. L'état de l'art des dispositifs en diamant sera présenté en se concentrant sur des transistors à effet de champ. L'anticipation des propriétés électriques et de l'architecture grâce à des logiciels de simulation basés sur la méthode des éléments finis constitue un sujet complémentaire. Ainsi, le besoin d'outils de simulation fiables sera présenté.D'une part, les principaux modèles mis en œuvre dans les outils de simulation seront présentés en insistant sur les propriétés électriques du diamant. Pour la simulation du MOSFET diamant, l'étude de deux briques élémentaires est nécessaire: la jonction pn et le contact de grille. Les propriétés idéales de la grille seront présentées tandis que la jonction pn servira de base pour le calibrage des paramètres physiques mises en œuvre dans le logiciel de simulation. L'influence des modèles de génération-recombinaison sur les propriétés électriques simulée de jonction pn sera discutée. Enfin, la simulation des propriétés électriques d'un MOSFET en diamant sera présentée.D'autre part, l'accent sera mis sur la fabrication et la caractérisation électrique du condensateur diamant métal-oxyde-semi-conducteur (MOSCAP). Plus précisément, le raccordement des bandes à l'interface Al2O3/diamant à terminaison oxygène (O-diamant) a été étudiée en utilisant la méthode de spectroscopie photoélectronique à rayons X. Les résultats ont permis l'établissement du diagramme de bande de l'hétérostructure Al2O3/O-diamant et démontre que l'Al2O3 est utilisable en tant qu'oxyde de grille. Ensuite, l'étude de la densité des états d'interface a révélé l'ancrage du niveau de Fermi à l'interface entre l'Al2O3 et le diamant. En outre, les courants de fuite à travers la couche d'Al2O3 seront discutés en termes d'effet tunnel assisté par pièges de trous de la couche de diamant au contact de grille. Enfin, la caractérisation électrique du premier MOSFET en diamant, effectuée au National Institute for Advanced Industrial Science and Technology (AIST) au Japon, sera présentée. Cette première tentative s'est révélée infructueuse. Néanmoins, les résultats sont très prometteurs pour le développement de diamant MOSFET étant donné que la démonstration de la réalisation du composant est clairement établieOver two decades of technological progresses in growth quality, doping control and device processing have led to the emergence of new potentialities for power electronic applications. As diamond represents the ultimate semiconductor owing to its superior physical properties, efforts have been conducted to develop various electronic devices, such as Schottky diodes, field effect transistors, bipolar transistor, p-i-n junctions...As a prerequisite to the development of new generation diamond power devices, on one side, is the development of simulation tools able to anticipate the device electrical properties as well as its architecture in order to take full advantage of the material physical properties. On the other hand, experimental study of the gate contact, the second building block of the transistor, is fundamental in order to develop high performance devices. In this regard, one can consider several open questions: (i) Are the simulation tools able to take into account the specificities of diamond to model electrical devices? (ii) Is the aluminum oxide suitable to develop a MOSFET gate contact? (iii) If so, is the oxide/diamond interface of good enough quality? (iv) Is the fabrication of a diamond MOSFET a technological issue?This PhD project, attend to answer these questions and pave the way towards the inversion mode MOSFET.Emphasize on the diamond physical properties will help to understand why this material is the ultimate WBG semiconductor. State of the art diamond devices will be presented focusing on field effect transistors. A complementary topic for the development of new generation diamond power device is the anticipation of device electrical properties and architecture through finite element base simulation software. Thus the need for reliable simulation tools will be presented.On one hand, the main models implemented in the simulation tools will be presented and emphasize on the diamond electrical properties will be given. For the simulation of diamond metal-oxide-semiconductor field effect transistor (MOSFET), the study of two building blocks is required: the p-n junction and the gate contact. The later ideal properties will be presented while the former will serve as a basis for the calibration of the physical parameters implemented in the finite element based software. Generation-recombination models influence on the simulated p-n junction electrical properties will be discussed. Finally, the simulation of the electrical properties of a diamond metal-oxide-semiconductor field effect transistor (MOSFET) will be shown.On the other hand, focus will be made on diamond metal-oxide-semiconductor capacitor (MOSCAP) fabrication and electrical characterization. Specifically, the interfacial band configuration of the Al2O3/oxygen-terminated diamond (O-diamond) has been investigated using X-ray photoelectron spectroscopy. The results allowed establishing the band diagram of the Al2O3/O-diamond heterostructure. Then, the electrical properties of the diamond MOSCAP will be shown. Specifically, investigation of the interface states density revealed the pinning of the Fermi level at the interface between the Al2O3 and the O-diamond. Moreover, the leakage currents through the Al2O3 layer will be discussed in terms of temperature dependent trap assisted tunneling of holes from the diamond layer to the top gate contact. Finally, the electrical characterization of the first diamond MOSFET, performed at the National Institute for Advanced Industrial Science and Technology (AIST) in Japan, will be presented. Even if this first attempt was unsuccessful, it is promising for the development of diamond MOSFET since the demonstration of the actual realization of the device is clearly established
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Di, Gilio Thierry. "Etude de la fiabilité porteurs chauds et des performances des technologies CMOS 0. 13 µm-2nm." Aix-Marseille 1, 2006. http://theses.univ-amu.fr.lama.univ-amu.fr/2006AIX11024.pdf.
Full textAbstract:
Ces travaux sont consacrés à l'étude de la dégradation des transistors MOSFETs de la génération 130nm-2nm, soumis aux injections de porteurs énergétiques générés par les champs électriques élevés. Les méthodes de vieillissement et de caractérisation sont adaptées pour cette technologie. Une étude comparative des mécanismes de dégradations mis en jeu est ensuite réalisée sur des technologies antérieures afin de mettre en évidence l'évolution de ces mécanismes. Ces résultats sont utilisés pour l'évaluation de la durée de vie des dispositifs dans leur fonctionnement normal. Nous adaptons ces techniques d'extrapolation aux modes de défaillances relevés
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MUSALEM, FRANCOIS-XAVIER. "Modelisation du transport electronique dans les couches d'inversion des transistors mosfet." Paris 11, 1998. http://www.theses.fr/1998PA112054.
Full textAbstract:
Ce travail concerne l'etude et la validation des modeles utilises pour simuler le transport electronique dans le canal d'inversion des transistors mosfet. Differentes methodes de simulation sont employees dans l'etude physique de ces composants : d'une part des methodes derive-diffusion, qui demandent une description analytique de la mobilite, et d'autre part des methodes stochastiques de type monte-carlo, qui exigent la connaissance des taux d'interactions. Apres la description des variations d'epaisseur d'oxyde et celles des charges a l'interface si/sio2 qui devient les porteurs dans le canal, nous presentons les deux approches de maniere critique : d'une part le modele analytique de mobilite cvt, largement utilise dans la litterature, et d'autre part le calcul des taux d'interactions resultant de ces variations. Le transport est caracterise par la mobilite effective, obtenue a partir des caracteristiques du transistor, ce qui nous permet de comparer les resultats obtenus par simulation et ceux experimentaux publies dans la litterature. Pour les electrons, la mobilite effective calculee a partir du modele cvt est en bon accord avec l'experience, avec les valeurs des parametres utilisees dans le logiciel atlas. Dans la methode monte-carlo et apres ajustement pour les electrons avec le logiciel monaco de l'ief, les valeurs des parametres sont proches des mesures publiees. Par contre, les valeurs des parametres du modele analytique pour les trous doivent etre ajustees pour obtenir un bon accord avec l'experience. Ensuite, le modele analytique pour les trous permet de decrire leur transport dans une structure a canal enterre sige contraint sur si. Les trous sont confines dans le canal loin de l'interface, avec une masse effective reduite. Les variations d'epaisseur d'oxyde perturbent peu le mouvement des porteurs dans le canal, et sont negligees dans le modele analytique. La mobilite effective ainsi calculee est en bon accord avec les resultats experimentaux publies.
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GURUMURTHY, ARAVIND. "COMPARISON OF BEHAVIOR OF MOSFET TRANSISTORS DESCRIBED IN HARDWARE DESCRIPTION LANGUAGES." University of Cincinnati / OhioLINK, 2006. http://rave.ohiolink.edu/etdc/view?acc_num=ucin1141363591.
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Rahhal, Lama. "Analyse et modélisation des phénomènes de mismatch des transistors MOSFET avancées." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT061/document.
Full textAbstract:
Afin de réaliser correctement leur fonction, certains blocs analogiques ou numériques comme les miroirs de courant ou les SRAM, nécessitent des paires de transistors MOS électriquement identiques. Cependant, les dispositifs sur silicium, même appariés, subissent des variations locales aléatoires ce qui fait varier leurs performances électriques. Ce phénomène est connu sous le nom désappariement. L'objectif de cette thèse est de comprendre les causes physiques de ce désappariement, de le quantifier et de proposer des solutions pour le réduire. Dans ce contexte, quatre thèmes principaux sont développés. Le premier thème se focalise sur l'optimisation des méthodologies de mesures des phénomènes de désappariement. Une nouvelle méthode de mesure du désappariement de Vt et de β ainsi qu'un nouveau modèle de désappariement de ID sont proposés, analysés et appliqués à des données mesurées sur des technologies 28nm Bulk et FD SOI. Le second thème se concentre sur la caractérisation des différentes configurations de transistor MOS afin de proposer l'architecture optimale en fonction des applications visées. Ainsi, la possibilité de remplacer le LDEMOS par une configuration cascode est analysée en détail. Le troisième thème se focalise sur l'analyse et la modélisation des phénomènes de désappariement des transistors MOS avancés. Trois aspects sont analysés : 1) l'introduction du Ge dans le canal P des technologies 28nm BULK, 2) la suppression de la contribution de la grille sur le désappariement de Vt en utilisant la technologie 20 nm métal-Gate-Last 3) un descriptif des principaux contributeurs au désappariement de Vt, β et ID dans les technologies 28 et 14nm FD SOI. Le dernier thème traite du comportement du désappariement des transistors MOS après vieillissement. Un vieillissement NBTI a été appliqué sur des PMOS de la technologie 28nm FD SOI. Des modèles de comportement de Vt et de β en fonction du nombre de charges fixes ou d'états d'interfaces induits à l'interface Si/SiO2 ou dans l'oxyde sont proposés et analysésFor correct operation, certain analog and digital circuits, such as current mirrors or SRAM, require pairs of MOS transistors that are electrically identical. Real devices, however, suffer from random local variations in the electrical parameters, a problem referred to as mismatch. The aim of this thesis is to understand the physical causes of mismatch, to quantify this phenomenon, and to propose solutions that enable to reduce its effects. In this context, four major areas are treated. The first one focuses on the optimization of mismatch measurement methodologies. A new technique for the measurement of Vt and β mismatch and an ID mismatch model are proposed, analyzed and applied to experimental data for 28 nm Bulk and FD SOI technologies. The second area focuses on the characterization of different configurations of MOS transistors in order to propose design architectures that are optimized for certain applications. Specifically, the possibility of replacing LDEMOS with transistors in cascode configuration is analyzed. The third area focuses on the analysis and modeling of mismatch phenomena in advanced Bulk and SOI transistors. Three aspects are analyzed: 1) the impact of the introduction of germanium in P channel of 28nm BULK transistors; 2) the elimination of the metal gate contribution to Vt mismatch by using 20nm Gate-last Bulk technology; 3) a descriptive study of the principal contributions to Vt, β and ID mismatch in 28 and 14 nm FD SOI technologies. The last area treats the mismatch trends with transistor aging. NBTI stress tests were applied to PMOS 28nm FD SOI transistors. Models of the Vt and β mismatch trends as a function of the induced interface traps and fixed charges at the Si/SiO2 interface and in the oxide were developed and discussed
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Tuladhar, Looja R. "Resonant power MOSFET drivers for LED lighting /." Connect to resource online, 2009. http://rave.ohiolink.edu/etdc/view?acc_num=ysu1264709029.
Full text
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Singh, Jagar. "Technology, characteristics, and modeling of large-grain polysilicon MOSFET /." View Abstract or Full-Text, 2002. http://library.ust.hk/cgi/db/thesis.pl?ELEC%202002%20SINGH.
Full text
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Denais, Mickaël. "Etude des phénomènes de dégradation de type Negative Bias Temperature Instability (NBTI) dans les transistors MOS submicroniques des filières CMOS avancées." Aix-Marseille 1, 2005. http://www.theses.fr/2005AIX11024.
Full textAbstract:
La miniaturisation croissante des circuits intégrés entraîne une augmentation de la complexité des procédés de fabrication où chaque nouvelle étape peut influer la fiabilité du composant. Les fabricants de semi-conducteurs doivent garantir un niveau de fiabilité excellent pour garantir les performances à long terme du produit final. Pour cela il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du transistor MOSFET. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradation de type " Negative Bias Temperature Instability " communément appelé NBTI. Basé sur la génération d'états d'interface, la génération de charges fixes et de piégeage de trous dans l'oxyde, le modèle de dégradation proposé permet de prédire les accélérations en température et en champ électrique, d'anticiper les phénomènes de relaxation, tout en restant cohérent avec les caractères intrinsèques de chaque défaut et les modifications des matériaux utilisés. Ce travail de thèse ouvre le champ à de nouvelles techniques d'analyse basées sur l'optimisation des méthodes de tests et d'extraction de paramètres dans les oxydes ultra minces en évitant les phénomènes de relaxation qui rendent caduques les techniques conventionnelles. Ainsi, une nouvelle technique dite " à la volée " a été développée, et permet d'associer à la fois la mesure et le stress accéléré à l'aide de trains d'impulsions appropriés. Finalement, une nouvelle méthodologie est développée pour tenir compte des conditions réelles de fonctionnement des transistors, et une approche novatrice de compensation du NBTI est proposée pour des circuits numériques et analogiques.
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Man, Tsz Yin. "One dimensional quantum mechanical transport in double-gate MOSFET /." View Abstract or Full-Text, 2003. http://library.ust.hk/cgi/db/thesis.pl?ELEC%202003%20MAN.
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Baird, John Malcolm Edward. "A micro processor based A.C. drive with a Mosfet inverter." Thesis, Cape Technikon, 1991. http://hdl.handle.net/20.500.11838/1119.
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Thesis (Masters Diploma (Electrical
Engineering)--Cape Technikon, Cape Town,1991A detailed study into the development of a three phase motor drive, inverter and microprocessor controller using a scalar control method. No mathematical modelling of the system was done as the drive was built around available technology. The inverter circuit is of a Vo~tage source inverter configuration whicp uses MOSFETs switching at a base frequency of between 1.2 KHz and 2 KHz. Provision has been made for speed control and dynamic braking for special applications, since the drive is not going to be put into a specific application as yet, it was felt that only a basic control should be implemented and space should be left for special requests from prospective customers. The pulses for the inverter are generated from the HEF 4752 I.e. under the control of the micro processor thus giving the processor full control over the inverter and allowing it to change almost any parameter at any time. Although the report might seem to cover a lot of unimportant ground it is imperative that the reader is supplied with the back-ground information in order to understand where A.e. drives failed in the past and where A.e. drives are heading in the future. As well as where this drive seeks to use available technology to the best advantage.
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Weckbrodt, Julien. "Pilotage et surveillance de MOSFET SiC : intégration de fonctions intelligentes dans les gate drivers." Thesis, Nantes, 2020. http://www.theses.fr/2020NANT4018.
Full textAbstract:
Les composants à semi-conducteurs de puissance SiC sont de plus en plus utilisés dans les systèmes de conversion d’énergie électrique. Les composants de puissance de type MOSFET SiC peuvent opérer à fréquence plus élevée et à plus haute température en comparaison de leur concurrent Silicium MOSFET ou IGBT. Cependant, la technologie SiC est moins mature. De récentes études sur la fiabilité des composants MOSFET SiC ont identifié des indicateurs de vieillissement tels que l’augmentation des courants de fuite de grille ou de la résistance à l’état passant. La surveillance de ces paramètres pendant le fonctionnement normal peut permettre la prédiction des défaillances et simplifier la maintenance des systèmes de conversion d’énergie. Les drivers de grille sont utilisés pour permettre une commutation sécurisée du semi conducteur. De nos jours, les cartes de commande rapprochée intègrent de plus en plus de fonctions comme la détection de court circuits, le blocage en douceur, la mesure de température, la surveillance VDS... Dans ce contexte, des circuits de mesure embarqués sont proposés pour permettre la surveillance en temps réel de quelques indicateurs de vieillissement. L’instrumentation de la carte driver suppose l’intégration de moyens de communication adaptés. Une méthode de communication spécifique est proposée pour éviter la circulation de courants de mode commun supplémentaires dû aux dv/dt. Un démonstrateur compact a été conçu et testé sur un module MOSFET SiC 1.2kVThe Silicon Carbide (SiC) power transistors are more and more used in electric energy conversion systems. SiC power semiconductors devices such as SiC MOSFET can operate at higher frequency and higher temperature compared to Silicon power MOSFET or IGBT. However, the maturity of the SiC technology is moderate compared to the well-known Silicon-based power semiconductor devices. Recent research works on reliability of SiC power MOSFET identified ageing indicators such as the rise of the gate leakage currents or the on-state resistance. The monitoring of these parameters during normal operation can prevent damages and simplify the maintenance on the energy conversion systems. The gate drivers are required to provide an optimal and safe switching of power semiconductor devices. Nowadays, the gate driver boards include more and more features such as short-circuit detection, soft-shutdown, temperature sensing, on-state voltage monitoring… In this context, embedded measurements circuits are proposed for the online monitoring of ageing parameters. The instrumentation of the gate driver board supposes the integration of communication features to transmit the monitoring data. A specific communication method is proposed to avoid the circulation of additional common mode currents due to high dv/dt. A compact demonstrator was designed and tested on a 1.2kV SiC module
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Tsitomeneas, Stephanos. "Conception, étude théorique et réalisation d'un convertisseur intensité-fréquence optoélectronique à amplificateur opérationnel et MOSFETs de puissance." Metz, 1994. http://docnum.univ-lorraine.fr/public/UPV-M/Theses/1994/Tsitomeneas.Stefanos.SMZ9462.pdf.
Full textAbstract:
Le présent travail trouve son origine dans la mise en place théorique et expérimentale des études de modulation externe de la lumière d'un faisceau laser par des matériaux électrooptiques (montage Senarmont), visant à contribuer au développement des communications optiques. Un faisceau laser modulé en phase est transporté à une certaine distance au bout de laquelle cette modulation est transformée en modulation d'amplitude du faisceau lumineux. Il importait donc de concevoir, de réaliser et de tester un ensemble électronique permettant de saisir l'information ainsi transmise, mais sous une forme immédiatement exploitable dans des systèmes digitaux. Le moyen imaginé consiste à transformer la porteuse et la modulation d'intensité lumineuse en une fréquence électronique (convertisseur intensité fréquence : CIF), mais en ayant le souci non seulement de ne pas augmenter le bruit, mais au contraire de le diminuer. De par sa conception, notre système est immédiatement utilisable comme entrée d'un microprocesseur pouvant faire partie d'un ensemble plus complexe. En résume, on peut dire que dans le présent travail nous avons examiné le procédé de photodétection associée à l'intégration optoélectronique, accompagnée par la réalisation de trois systèmes qui la mettent en pratique. Les principes théoriques sont confirmés par les résultats obtenus concernant la linéarité, la région dynamique, les caractéristiques du bruit et l'amélioration du rapport SNR. Il faut ajouter qu'on peut réussir une amélioration plus importante du rapport SNR en développant le procédé de traitement de fréquence vers des systèmes du type PLL. L'avantage de la PLL comme détecteur de fréquence, réside dans le fait que le seuil de détection (démodulation) baisse d'environ 3 Db. Une autre possibilité pour la détection de fréquence, est la connexion du CIF à un micro-ordinateur ou micro-processeur assurant la commande des caractéristiques du système. Les applications possibles d'un CIF concernent en général les systèmes dans lesquels le bruit aux basses fréquences est élevé, ou dans lesquels la puissance incidente du signal optique est très petite, ou quand l'intérêt réside sur l'intégration des pulsations optiques, ou enfin dans le cas de production de composants électroniques actifsThe present work originates in the experimental and theorical study of the external modulation of a laser beam by electrooptical materials, in the Senarmont arrangement ; the aim is to contribute to the development of the optical telecommunications. A phase modulated laser beam is transported at a certain distance where it is transformed into an amplitude modulation. It is thus necessary to conceive, to realise and to test an electronic device able to detect the transmitted information, but in a form immediately useful in digital systems. The device imagined transforms the amplitude modulation of the light beam into an electronic frequency (Converter of Intensity to Frequency :CIF), with the care not only to avoid any increase of noise but in the contrary to decrease it. By its basic conception, the device is able to be connected directly to a microprocessor, part of a more complex system. Our work presents the association of the photodetection to the optoelectronic integration, accompanied by three realisations; The theoretical principles have been confirmed by the experimental results relative to linearity, dynamical range, noise characteristics and the improvsement of the SNR. The advantage of the PLL type as detector was emphasised. The possible applications of a CIF concern in general systems in which the noise is high in low frequencies, in systems in which the optical signal incident power is very weak, when the interest is focused on the integration of the optical pulses, or finally in the case of the production of active electronic devices
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Gurumurthy, Aravind. "Comparison of the behavior of MOSFET transistors described in hardware description languages /." Cincinnati, Ohio : University of Cincinnati, 2006. http://www.ohiolink.edu/etd/view.cgi?acc%5Fnum=ucin1141363591.
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Raulet, Claude. "Disjoncteur statique moyenne tension : Mise en série de transistors MOSFET de puissance." Ecully, Ecole centrale de Lyon, 1991. http://www.theses.fr/1991ECDL0045.
Full textAbstract:
Le pouvoir de limitation d'un disjoncteur traduit sa capacité à ne laisser passer, sur court-circuit, qu'un courant inferieur au courant présume de défaut. Le transistor de puissance MOSFET, par ses temps de commutation très faible, convient parfaitement à la conception d'un disjoncteur a fort pouvoir de limitation. La commutation d'un réseau moyenne tension (1500 a 2000 v=sous 15a) nécessite la mise en série de plusieurs semi-conducteurs. Le système de commande des transistors, qui est présenté, permet: 1) de commuter a de très faible fréquence, 2) d'avoir des temps de commutation très faible (de l'ordre de la centaine de nanosecondes), 3) de ne posséder qu'une alimentation de très faible puissance pour le dispositif de commande, ce qui lui confère une compacité importante. Ce module a fait l'objet de la réalisation d'un circuit hybride de puissance afin d'avoir une réduction importante des éléments parasites d'interconnexion et une dissipation de la chaleur par un même support. Il est vu de l'extérieur comme un seul transistor MOSFET de puissance. Ce système a ensuite, servi de base, pour la conception d'un disjoncteur moyenne tension
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Blanc, Caroline. "Elaboration et caractérisation de composants type MOSFET en 4H-SiC orienté (11-20)." Montpellier 2, 2005. http://www.theses.fr/2005MON20220.
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Blampain, Eloi. "Analyse et étude de transistors nLDDMOSFETs de technologie 1. 2 micromètres, et des effets induits par irradiations." Metz, 1997. http://docnum.univ-lorraine.fr/public/UPV-M/Theses/1997/Blampain.Eloi.SMZ9707.pdf.
Full textAbstract:
Sous l'impulsion des innovations technologiques récentes, la réduction des dimensions des composants électroniques a entrainé une modification importante de leur comportement électrique et une plus grande sensibilité aux agressions extérieures. Il est donc toujours d'actualité d'analyser les processus électroniques impliques dans ces nouvelles structures. Dans ce but, nous présentons dans ce travail une étude réalisée sur des transistors nLDDMOSFETs issus de la technologie 1,2 um de matra-mhs, et s'articulant sur deux grands axes principaux: * le premier fait appel à une étude expérimentale, basée d'une part sur l'évolution des paramètres de conduction du transistor, et d'autre part sur la modification des paramètres caractéristiques de la jonction drain-substrat du transistor. Une étude complémentaire de capacités MOS est effectuée en vue d'accéder à d'autres paramètres technologiques. Une méthodologie de caractérisation cohérente du transistor et de ses éléments a été développée. La détérioration des propriétés de la jonction drain-substrat vers le domaine submicronique a été analysée et reliée à la réduction des dimensions. L'effet de la réduction des dimensions sur la tension de seuil a été mis en évidence. * le deuxième est une simulation 2D de ces dispositifs, réalisée sur deux niveaux: une simulation du procédé de fabrication à l'aide du simulateur de process (bidimensionnel) ATHENA. Elle s'appuie essentiellement sur l'ajustement des profils de dopage fournis par le constructeur, par le choix approprie des paramètres process (énergie et dose d'implantation, condition de recuit, etc. ). Une simulation du comportement électrique statique de ces dispositifs à l'aide du simulateur de devices S PISCES 2B, s'appuyant principalement sur le choix des modèles physiques traduisant au mieux les phénomènes à prendre en compte dans ce type de dispositifs. Nos outils de simulation sont distribués par Silvaco international. Finalement, ce travail met au point une méthode de caractérisation cohérente des effets dus aussi bien à la réduction des dimensions, qu'à ceux lies a la dégradation du comportement électrique de ces dispositifs, suite à une irradiation. Il met en place une méthodologie de simulation qui a permis de montrer le rôle de la double implantation du canal (B et As) pour l'ajustement de la tension de seuil, l'influence de l'épaisseur du substrat ainsi que les effets de réduction technologique du canal sur les caractéristiques électriques. Ce travail montre que les irradiations ionisantes et les effets de déplacement peuvent être caractérisés par l'étude de la jonction drain-substrat. Il montre également que la dose influence les processus de conduction dans cette jonction au meme titre qu'une polarisation sur la grilleThe reduction of electronics devices dimensions, produces a strong modification of their electrical characteristics and a high sensitivity to external agressions. In this work we present a study of lightly doped drain (LDD) nLDDMOSFET's of matra-mhs 1. 2 um technology. This work contains two major parts : *the first part concerns an experimental study, based on conduction parameter evolution, and on the modification of the transistor body-drain junction parameters. A complementary study of MOS capacitors has been carried out in order to determine more technological parameters. A coherent characterization method of MOS transistor and their elements has been expanded. Properties degradation of body-drain junction in submicronic range have been analysed and related to dimensions reduction. * The second part presents a two-dimensional simulation of these divices, using two level simulation : a simulation with the 2D simulator ATHENA which provides a two-dimensional simulation of semiconductors processing. This simulation step requires a good choice of process parameters (ion implantation dose, energy, annealing condition. . . ) A two-dimensional electrical behavior simulation with the simulator S PISCES 2B, based on the choice of physical models taken into account for these devices. Finally, this work presents a coherent characterization method of dimensions reductions effects and of electrical behavior degradation of these devices after radiation exposure. It gives a simulation methodology which made it possible to show the role of the double channel implantation (B and As) for the threshold voltage adjustement and substrate thichness influence. This work shows that the ionizing radiation and displacement damage can be characterized by the body-drain junction study. Gate bias and ionizing radiation have the same effects on conduction processes in this junction
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Vincent, Benjamin. "Procédés de réalisation de matériaux "germanium sur isolant" par technique de condensation du germanium." Grenoble INPG, 2008. http://www.theses.fr/2008INPG0079.
Full textAbstract:
Ce manuscrit de thèse détaille la fabrication de substrats Silicium Germanium – Germanium sur Isolant (SGOI-GeOI) par un procédé innovant, nommé enrichissement en Germanium. Une première étude du procédé est détaillée pour définir le type de couches réalisables par cette technique. Si le procédé est particulièrement adapté pour l’élaboration de couches de 10-20nm de SGOI moyennement enrichies en Ge (25-75%), il présente de nombreuses limitations pour les substrats SGOI ultrafins et très enrichis en Ge (>75%). Une procédure globale est proposée pour l’élaboration de substrats GeOI de 50nm d’épaisseur. Des MOSFETs ont pu être élaborés et caractérisés sur ces couches. En comparaison avec des pMOSFETs réalisés sur SOI, un gain de plus de 100% a été démontré sur nos couches concernant la mobilité des trous. Cependant, dû aux faibles performances des nMOSFETs sur les couches de GeOI réalisées, l’élaboration de substrats hybrides SOI-GeOI est finallement proposée par des procédés localisés d’enrichissement en GermaniumElaboration of SGOI (Silicon Germanium On Insulator) - GeOI (Ge On Insulator) substrates is detailed in this thesis report, by an innovative process called the Germanium condensation technique. A first identification of the SGOI layers characteristics, which elaboration by the Ge condensation technique is adapted for is proposed: the process is particul, efficient to obtain 10-20nm mid Ge enriched (25-75%) SGOI layers whereas it presents different issues for elaboration ultrathin «10nm) and high Ge enriched (>75%) ones. An entire procedure is proposed for elaboration of 50nm G wafers with subsequent device integrations and characterizations. A 100% enhancement for hole mobility within pMOSFETs elaborated on such layers compared to SOI devices has been demonstrated. Due to the lack of performances concerning GeOI nMOSFETs, elaboration of hybrid SOI-GeOI substrates by local Ge condensation techniques is finally proposed
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Yin, Chunshan. "Source/drain and gate design of advanced MOSFET devices /." View abstract or full-text, 2005. http://library.ust.hk/cgi/db/thesis.pl?ELEC%202005%20YIN.
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Bordelon, John H. "A large-signal model for the RF power MOSFET." Diss., Georgia Institute of Technology, 1999. http://hdl.handle.net/1853/15048.
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Privat, Aymeric. "Stress électrique post irradiation des transistors MOS de puissance pour les systèmes embarqués spatiaux." Thesis, Montpellier 2, 2014. http://www.theses.fr/2014MON20130.
Full textAbstract:
L'oxyde de grille des composants peut subir un claquage suite au passage d'un ion lourd unique au travers d'un événement appelé « Single Event Gate Rupture » (SEGR). Dans certains cas, aucune dégradation apparente n'est observée après irradiation bien qu'une interaction ait eue lieu au sein de la couche d'oxyde. Nous parlons alors de la création de défauts latents au sein de la couche isolante. L'objet de cette thèse consiste à évaluer l'impact de ce type de défaut sur la dé-fiabilisation des systèmes de conversion d'énergie embarqués à bord des satellites. En Europe, les principaux maîtres d'œuvre dans la fabrication des satellites se trouvent aujourd'hui face au problème que pose la prise en compte de ces défauts latents. En effet, pour garantir la fiabilité du système de conversion d'énergie, les transistors MOS de puissance doivent suivre une procédure de qualification radiation basée sur la méthode de test militaire américaine MIL-STD-750E/1080. Cette méthode est identique en tout point au standard européen mais recommande en plus, d'effectuer un stress électrique post radiation (Post Gate Stress Test, PGST) afin de révéler la présence d'éventuels défauts latents créés pendant l'irradiation. L'objet de ce travail est d'amener des résultats scientifiques permettant de statuer sur la pertinence du PGSTAt present, space actors are highly concerned with heavy ion-induced power MOSFETs hard failures and in particular by oxide rupture after heavy ion irradiations. In order to guarantee the reliability of space systems, contractors have to follow qualification procedures. The US military standard for heavy ion testing, MIL-STD-750E method 1080, recommends performing a post irradiation test (Post Gate Stress Test PGST) in order to reveal latent defects sites that might have been created during irradiation. Unfortunately, this type of test can only be considered as a pass or fail test. With a too much restrictive approach, rare are the devices to be qualified. Even if the US test method is accurate on most of the points, the main issue is related to the Post-irradiation Gate Stress. What is lacking is that this part of the US Test Standard has neither been dedicated to real space missions nor adapted to space environment. The PGST has even no physical basis justifying performing it for space applications. Working from fundamental to applicative, we aim at drawing test standards dedicated to the engineer in charge of space applications. The qualification of power MOSFETs for space applications is one of the major challenges for European space actors. The goal of this thesis is first to focus on latent defects formation criteria and then, to show under which conditions the post irradiation gate stress test might be relevant or not
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Yen, Chi-min 1949. "Two-dimensional simulation of power MOSFET near breakdown." Thesis, The University of Arizona, 1988. http://hdl.handle.net/10150/276695.
Full textAbstract:
A simulation program has been developed to facilitate the investigation and analysis of power semiconductor devices under the reverse-bias condition. The electrostatic potential distribution is solved by using Poisson's equation alone, with particular attention to the neighborhood of avalanche breakdown. Because of its generality and efficiency, the program emerges as a powerful engineering tool for the design of power devices incorporating special junction termination techniques. Results are presented for a DMOS structure to illustrate the improvement in breakdown voltage when a field plate is applied. Numerical solution techniques for solving elliptic partial differential equations in a multi-material domain are discussed. The discretization of this domain is nonuniform in general due to its highly nonuniform physical parameters. By careful selection of grid lines near interfaces, the difference equation coefficients are considerably simplified. The resultant matrix of coefficients is symmetric even though Neumann boundary conditions are specified.
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Kong, Frederick. "Silicon-on-sapphire MOSFET parameter extraction by small-signal measurement /." [St. Lucia, Qld.], 2002. http://www.library.uq.edu.au/pdfserve.php?image=thesisabs/absthe17051.pdf.
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Hiblot, Gaspard. "Modélisation compacte de transistors MOSFETs à canal III-V et films minces pour applications CMOS avancées." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT066.
Full textAbstract:
Les MOSFET III-V sont considérés comme des candidats potentiels pour les futures générations d'applications à base de logique CMOS, grâce à leurs remarquables propriétés de transport.D'un autre côté, ils souffrent de désavantages physiques (tels que les courants tunnels ou leur faible densité d'états), et de difficultés technologiques (en particulier les états d'interface), qui peuvent détériorer leur performance.Dans cette thèse, un modèle physique et compact du MOSFET III-V est établi. Il inclut une description des effets canaux courts, de la charge d'inversion (considérant aussi les effets de structure de bandes dans les canaux fins), les caractéristiques de transport, les courants tunnels, et les composants externes tels que les résistances d'accès et les capacités parasites.En utilisant ce modèle, la performance des MOSFET III-V est évaluée par rapport à celle du Si, et une feuille de route incluant ces dispositifs est présentée.Il est démontré que les canaux à matériaux III-V pourraient présenter une meilleure performance que le Si, pourvu que le problème des pièges d'interface soit résolu. Si tel est le cas, ils pourraient être introduits au noeud "7nm".La densité de pièges, à partir de laquelle la performance des MOSFET III-V devient pire que celle du Si, dépend de l'architecture considérée.Enfin, les canaux très fins nécessaires pour atteindre une bonne performance avec les matériaux III-V risquent de poser des problèmes de variabilité, qui pourraient avec des répercussions négatives au niveau de la conception du circuitIII-V MOSFETs are considered as a potential candidate for next generation CMOS logic applications thanks to their remarkable transport properties.On the other hand, they suffer from several physical drawbacks (such as tunneling currents or low density-of-states) and technological difficulties (in particular interface traps), which may deteriorate their performance.In this thesis, a physical compact model of the III-V MOSFET is established. It includes a description of short-channel effects, inversion charge (also considering bandstructure effects in thin channels), transport characteristics, tunneling currents, and external components such as access resistances and fringe capacitances. Using this model, the performance of III-V MOSFETs is benchmarked against Si, and a possible roadmap including these devices is presented. It has been found that the III-V channels may feature a significant performance advantage over Si, provided that the interface traps issue be solved. In that case, they may be introduced at the "7nm" node. The critical trap density, above which the performance of III-V MOSFETs degrades below Si, depends on the architecture considered. Finally, the very thin channels required to achieve a good performance with III-V materials may raise variability issues that could reverberate negatively at the circuit design level
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Ankarcrona, Johan. "High Frequency Analysis of Silicon RF MOS Transistors." Doctoral thesis, Uppsala : Acta Universitatis Upsaliensis : Universitetsbiblioteket [distributör], 2005. http://urn.kb.se/resolve?urn=urn:nbn:se:uu:diva-5909.
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Linewih, Handoko, and h. linewih@griffith edu au. "Design and Application of SiC Power MOSFET." Griffith University. School of Microelectronic Engineering, 2003. http://www4.gu.edu.au:8080/adt-root/public/adt-QGU20030506.013152.
Full textAbstract:
This thesis focuses on the design of high voltage MOSFET on SiC and its application in power electronic systems. Parameters extraction for 4H SiC MOS devices is the main focus of the first topic developed in this thesis. Calibration of two-dimensional (2-D) device and circuit simulators (MEDICI and SPICE) with state-of-the-art 4H SiC MOSFETs data are performed, which includes the mobility parameter extraction. The experimental data were obtained from lateral N-channel 4H SiC MOSFETs with nitrided oxide-semiconductor interfaces, exhibiting normal mobility behavior. The presence of increasing interface-trap density (Dit) toward the edge of the conduction band is included during the 2-D device simulation. Using measured distribution of interface-trap density for simulation of the transfer characteristics leads to good agreement with the experimental transfer characteristic. The results demonstrate that both MEDICI and SPICE simulators can be used for design and optimization of 4H SiC MOSFETs and the circuits utilizing these MOSFETs. Based on critical review of SiC power MOSFETs, a new structure of SiC accumulation-mode MOSFET (ACCUFET) designed to address most of the open issues related to MOS interface is proposed. Detailed analysis of the important design parameters of the novel structure is performed using MEDICI with the parameter set used in the calibration process. The novel structure was also compared to alternative ACCUFET approaches, specifically planar and trench-gate ACCUFETs. The comparison shows that the novel structure provides the highest figure of merit for power devices. The analysis of circuit advantages enabled by the novel SiC ACCUFET is given in the final part of this thesis. The results from circuit simulation show that by utilizing the novel SiC ACCUFET the operating frequency of the circuit can be increased 10 times for the same power efficiency of the system. This leads to dramatic improvements in size, weight, cost and thermal management of power electronic systems.
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Linewih, Handoko. "Design and Application of SiC Power MOSFET." Thesis, Griffith University, 2003. http://hdl.handle.net/10072/367638.
Full textAbstract:
This thesis focuses on the design of high voltage MOSFET on SiC and its application in power electronic systems. Parameters extraction for 4H SiC MOS devices is the main focus of the first topic developed in this thesis. Calibration of two-dimensional (2-D) device and circuit simulators (MEDICI and SPICE) with state-of-the-art 4H SiC MOSFETs data are performed, which includes the mobility parameter extraction. The experimental data were obtained from lateral N-channel 4H SiC MOSFETs with nitrided oxide-semiconductor interfaces, exhibiting normal mobility behavior. The presence of increasing interface-trap density (Dit) toward the edge of the conduction band is included during the 2-D device simulation. Using measured distribution of interface-trap density for simulation of the transfer characteristics leads to good agreement with the experimental transfer characteristic. The results demonstrate that both MEDICI and SPICE simulators can be used for design and optimization of 4H SiC MOSFETs and the circuits utilizing these MOSFETs. Based on critical review of SiC power MOSFETs, a new structure of SiC accumulation-mode MOSFET (ACCUFET) designed to address most of the open issues related to MOS interface is proposed. Detailed analysis of the important design parameters of the novel structure is performed using MEDICI with the parameter set used in the calibration process. The novel structure was also compared to alternative ACCUFET approaches, specifically planar and trench-gate ACCUFETs. The comparison shows that the novel structure provides the highest figure of merit for power devices. The analysis of circuit advantages enabled by the novel SiC ACCUFET is given in the final part of this thesis. The results from circuit simulation show that by utilizing the novel SiC ACCUFET the operating frequency of the circuit can be increased 10 times for the same power efficiency of the system. This leads to dramatic improvements in size, weight, cost and thermal management of power electronic systems.Thesis (PhD Doctorate)
Doctor of Philosophy (PhD)
School of Microelectronic Engineering
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Jeon, Yongjoo. "High-k gate dielectric for 100 nm MOSFET application /." Full text (PDF) from UMI/Dissertation Abstracts International, 2000. http://wwwlib.umi.com/cr/utexas/fullcit?p3004296.
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