Academic literature on the topic 'Vėlinimo gedimai'

Šio darbo tikslas yra realizuoti ir ištirti funkcinių vėlinimo testų generavimo algoritmus. Gaminant programuojamuosius įrenginius visada atsiranda galimybė jog gali atsirasti vėlinimo klaidų ( įėjimo signalas dėl kažkokių priežasčių išeina vėliau nei yra numatyta ). Šiuo metu lustai naudojami civilinėje bei karinėje pramonėje įvairiems gamybos procesams valdyti, pvz: medicinoje. Vėlinimo gedimų testavimai yra labai reikšmingi tiek sistemų saugumo užtikrinime, tiek sistemos patikimumo atžvilgiu. Šiais laikais tokie reikalavimai yra keliami vis didesni, nes žmogaus saugumas yra visų svarbiausia. Realizuojamas funkcinis vėlinimo testo sudarymo algoritmas pagal pokyčius išėjimuose, kuris remiasi tik programinio prototipo pirminių įėjimų ir pirminių išėjimų reikšmėmis. Sukūrus sistemą, buvo atliktas eksperimentinis jos tyrimas. Gauti panaudoto algoritmo rezultatai yra patenkinami, kurie yra pateikti šio dokumento priede. Eksperimento metu atliekami testinių rinkinių generavimai 24 loginėms schemoms. Darbe yra 42 panaudoti paveikslėliai, 27 lentel��s bei santrumpų žodynas. Medžiaga surinkta iš penkiolikos literatūros šaltinių.<br>The object of this work is to research functional test generation methods for delay faults. Manufacturing of programmable chips always has possibility that in those systems will be delay faults that means: input signal for some reasons appear in the output after longer time than the time was definite. In our days, programmable chips are used in the industry for the management of various civil and military manufacturing processes, for instance medicine. Delay fault testing is very important part for the system safety and trustiness. Today those requests become higher and higher, because human safety is common importance. Created test generation algorithm of the functional test that is based solely on the primary input values and the primary output values of the programming prototype. System was tested by simple step by step model,(which is presented in the fourth part of this document). The obtained results are useful and acceptable. All results are presented in the appendix of this document. The experiment contains 24 logic schemas processed test generation algorithm. The work includes of 42 pictures, 27 tables and conceptual dictionary. 15 bibliographical sources have been used.

Šiais laikais naujos technologijos sudaro vis didesnę mūsų gyvenimo dalį, bet jų jau greičiausiai neįsivaizduotume savęs. Tačiau ne visi naujų tachnologijų kūriniai tarnauja ilgai, taip pat kaip ne visi jie veikia teisingai. Tam, kad nustatytume, jog įrenginys veikia teisingai raikalinga atlikti testavimą. Mažėjant schemų dydžiams, augant metalo tankiui ir didėjant lustų veikimo greičiui, vėlinimų testavimas tampa būtinybe tam, kad palaikyti kokybę susijusią su schemos veikimo greičių sutrikimais. Vėlinimo gedimų tyrimas atsako į klausimą ar schema veikia teisingai be didelių nuostolių. Šiame darbe aptarsime vėlinimo gedimų atsiradimo priežastis bei galimas juos įtakojančias sąlygas. Taip pat analizuosime vėlinimo gedimų testavimo modelius, metodus, jų privalumus, trūkumus ir galimus trūkumų sprendimus. Tyrimui pilnai atlikti inicijuosime eksperimentą, siekdami išsiaiškinti tiesioginės ir netiesioginės įtakos poveikį vėlinimų gedimų funkciniam testui.<br>Nowadays new technologies contains the bigger part of our lifes, we couldnt imagine our selves without them. Otherwise, not all creations of new technologies are serving so long, also not all of them are serving right and effectively. When the system size degrees, the metal grows, and the time working on chips grows – the delay fault testing becomes very important part of system creation process. The delay fault test answers to the question does the system works right and without any big loses. The test process has important point in Delay test has been investigated for many years. We can say that test process contains on these steps: setting the purpose of the test, designing the test, controlling the test process, perform the test and analyze test results. Also we will shortly discuss about basic gauge of testing process. The main point of this paper is to analyze the models of delay faults test processes. To see the best and the worst sides of delay faults and represent experimental test to demonstrate the the robust and non-robust test advantagies in delay fault test.

Magistro darbe analizuojamas funkcinio testo sudarymas aukštame abstrakcijos lygmenyje. Toks testo kūrimo būdas leidžia vystyti testą ankstyvuose projektavimo etapuose lygiagrečiai su kitomis projektavimo proceso veiklomis. Realizuojamas funkcinis vėlinimo testo sudarymo algoritmas pagal pokyčius išėjimuose, kuris remiasi tik programinio prototipo pirminių įėjimų ir pirminių išėjimų reikšmėmis. Atliekami eksperimentai. Eksperimento metu atliekami testinių rinkinių generavimai 35 loginėms schemoms pasinaudojant 15 skirtingos spartos procesorių. Gauti testo greitaveikos bei kokybės rezultatai parodė jog algoritmas pakankamai spartus ir gebantis rasti visus reikalingus rinkinius funkcinio vėlinimo testo sudarymui.<br>This work studies the test generation in functional level of the circuits. Such an approach allows developing the test at the early stages of the design process in parallel with other activities of this process. Created test generation algorithm of the functional test that is based solely on the primary input values and the primary output values of the programming prototype. The experiment contains 35 logic schemas processed test generation algorithm on 15 different powers CPU. The results of experiment shows that suggested algorithm is capable to find all needed pairs to complete functional test and the speed of algorithm is measurable at the same time.

Dėl didėjančio integrinių schemų sudėtingumo ir darbinių dažnių vėlinimo gedimų nustatymas tampa svarbia schemų kūrimo dalimi. Programiniai schemų prototipai leidžia atlikti schemų testavimą ankstyvojoje stadijoje. Šiame darbe yra pateikiama vėlinimo gedimų nustatymo metodų analizė ir jų palyginimas. Tyrimo objektu pasirinktas perėjimo gedimų modelis. Dokumente aprašomas AntiRandom metodo pritaikymo galimybės funkcinių testų generavimui. Taip pat yra trumpai apžvelgiami egzistuojantys sprendimai rinkoje. Projektavimo skyriuje yra aprašoma suprojektuota ir realizuota sistema, kuri susideda iš dviejų posistemių: funkcinių testų generatoriaus bei rezultatų kaupimo ir analizės posistemės. Funkcinių testų generatoriuje realizuoti du atsitiktinio ir AntiRandom metodai. Paskutinėje dokumento dalyje yra pateiktas atliktas eksperimentinis tyrimas su realizuota sistema. Taip pat yra pateikiami eksperimentinio tyrimo metu pasiekti rezultatai bei padarytos viso darbo išvados.<br>The increasing complexity of integrated circuits and operating frequency led delay fault identification to become an important part of the schemes development. Software prototypes allow to start testing phase at an early stage. This work covers the delay fault detection method analysis and comparison. For the study is selected transition fault identification. The paper describes the AntiRandom method and customization possibilities for the functional test generation. There is also a brief overview of an existing solutions on the market. The design section describes the designed and implemented system which consists of two subsystems: functional tests generator and results storage and analysis subsystem. Functional test generator has two random methods and customized AntiRandom method. The last part of the document covers an experimental study for the created system. It consists of results of the experiments and conclusions of the whole work.

Projekto tikslas – sukurti sistemą, skirtą schemų testinių atvejų atrinkimui naudojant „juodos dėžės“ modelius ir jiems pritaikytus gedimų modelius. Vykdant projektą buvo atlikta kūrino būdų ir technologijų analizė. Sistemos architektūra buvo kuriama atsižvelgiant į reikalavimą, naudoti schemų modelius, kurie yra parašyti c programavimo kalba. Buvo atlikta schemų failų integravimo efektyvumo analizė, tiriamos atsitiktinio testinių atvejų generavimo sekos patobulinimo galimybės, "1" pasiskirstymo 5taka atsitiktinai generuojam7 testini7 atvej7 kokybei. Tyrim7 rezultatai: • Schemų modelių integracijos tipas mažai įtakoja sistemos darbą. • Pusiau deterministinių metodų taikymas parodė, jog atskirų žingsnių optimizacija nepagerina galutinio rezultato. • "1" pasiskirstymas atsitiktinai generuojamose sekose turi įtaką testo kokybei ir gali būti naudojamas testų procesų pagerinimui.<br>Project objective – to develop a system, which generates functional tests for non-scan synchronous sequential circuits based on functional delay models. During project execution, the analysis of design and technology solutions was performed. The architecture of the developed software is based on the requirement to be able to use the models of the benchmark circuits that are written in C programming language. Analysis of the effectiveness of the model file integration, possibilities of improving random test sequence generation and the influence of distribution of „1“ in randomly generated test patterns was performed. The results of the analysis were: • Type of the model file integration has little effect when using large circuit models. • The implementation of semi deterministic algorithms showed that the optimisation of separate steps by construction of test subsequences doesn’t improve the final outcome. • The distribution of „1“ in randomly generated test patterns has effect on the fault coverage and can be used to improve test generation process.