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Готові списки джерел за темами / Nm and 32 nm

Добірка наукової літератури з теми "Nm and 32 nm"

Автор: Grafiati

Опубліковано: 12 жовтня 2022

Оновлено: 20 листопада 2022

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Зміст

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Статті в журналах з теми "Nm and 32 nm":

1

Wisely, D. R. "32 channel WDM multiplexer with 1 nm channel spacing and 0.7 nm bandwidth." Electronics Letters 27, no. 6 (1991): 520. http://dx.doi.org/10.1049/el:19910326.

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2

Jaatinen, E., and N. Brown. "A simple external iodine stabilizer applied to 633 nm, 612 nm and 543 nm He-Ne lasers." Metrologia 32, no. 2 (January 1, 1995): 95–101. http://dx.doi.org/10.1088/0026-1394/32/2/004.

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3

Fernandes, Leonardo Agostini, and Luiz Henrique Lucas Barbosa. "breve análise exegética de Nm 10,29-32." Revista de Cultura Teológica, no. 102 (October 1, 2022): 287–306. http://dx.doi.org/10.23925/rct.i102.58815.

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Анотація:

O Livro de Números parece não receber a mesma atenção que os demais livros da Torá. Existem bons comentários, mas poucos artigos. Nesse sentido, um estudo sobre Nm 10,29-32 pode trazer alguma contribuição, em particular sobre o tema da súplica com promessa de recompensa que não é estranho ao livro. No texto em foco, encontra-se o diálogo entre Moisés e Hobab, na iminência da partida do Sinai rumo a Canaã. Moisés pede que Hobab sirva de guia na travessia pelo deserto. O vínculo, a denominação do sogro de Moisés e a utilidade a ele atribuída são questões relevantes e trabalhadas na análise, indagando ainda sobre a presença divina como guia pelo deserto através da Arca da Aliança e da Nuvem. Se YHWH já é o guia, por que a súplica para que um membro do clã de Raguel dos madianitas lhes direcione pelas rotas do deserto? Este artigo, adotando abordagens diacrônicas e sincrônicas, subdivide-se em tradução segmentada e notas de crítica textual, delimitação, estrutura e gênero literário, seguido de um comentário às seções adotadas. Nm 10,29-32 atesta que perícia humana não anula a condução divina, mas a integra.

4

Asenov, Asen. "Variability Headaches in Sub-32 nm CMOS." ECS Transactions 25, no. 7 (December 17, 2019): 131–36. http://dx.doi.org/10.1149/1.3203949.

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5

Kurd, Nasser A., Subramani Bhamidipati, Chris Mozak, Jeffrey L. Miller, Praveen Mosalikanti, Timothy M. Wilson, Ali M. El-Husseini, et al. "A Family of 32 nm IA Processors." IEEE Journal of Solid-State Circuits 46, no. 1 (January 2011): 119–30. http://dx.doi.org/10.1109/jssc.2010.2079430.

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6

Somra, Neha, and Ravinder Singh Sawhney. "32 nm Gate Length FinFET: Impact of Doping." International Journal of Computer Applications 122, no. 6 (July 18, 2015): 11–14. http://dx.doi.org/10.5120/21703-4816.

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7

Bohnenstiehl, Brent, Aaron Stillmaker, Jon J. Pimentel, Timothy Andreas, Bin Liu, Anh T. Tran, Emmanuel Adeagbo, and Bevan M. Baas. "KiloCore: A 32-nm 1000-Processor Computational Array." IEEE Journal of Solid-State Circuits 52, no. 4 (April 2017): 891–902. http://dx.doi.org/10.1109/jssc.2016.2638459.

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8

Maharrey, J. A., R. C. Quinn, T. D. Loveless, J. S. Kauppila, S. Jagannathan, N. M. Atkinson, N. J. Gaspard, et al. "Effect of Device Variants in 32 nm and 45 nm SOI on SET Pulse Distributions." IEEE Transactions on Nuclear Science 60, no. 6 (December 2013): 4399–404. http://dx.doi.org/10.1109/tns.2013.2288572.

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9

Gao, Ping, Na Yao, Changtao Wang, Zeyu Zhao, Yunfei Luo, Yanqin Wang, Guohan Gao, Kaipeng Liu, Chengwei Zhao, and Xiangang Luo. "Enhancing aspect profile of half-pitch 32 nm and 22 nm lithography with plasmonic cavity lens." Applied Physics Letters 106, no. 9 (March 2, 2015): 093110. http://dx.doi.org/10.1063/1.4914000.

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10

Deren P.J., Watras A., and Stefanska D. "32-21." Optics and Spectroscopy 132, no. 1 (2022): 123. http://dx.doi.org/10.21883/eos.2022.01.52997.32-21.

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Анотація:

ZnAl2O4 nanocrystallites doped with Cr3+ ions with mean sizes ranging from 2 to 16 nm were synthesized by the hydrothermal method. Chromium ions occupy the aluminum positions, which symmetry depends on the crystallite size. The smallest nanocrystals have a much larger unit cell than the bigger ones. The metal to ligand distance increases when the size of the nanocrystals decreases. This causes the nephelauxetic effect, which is for the first time (to our knowledge) observed as a size effect. It was also observed that ZnAl2O4: Cr3+ nanocrystals with size larger than 10 nm possesses the same spectroscopic properties as monocrystal.

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Дисертації з теми "Nm and 32 nm":

1

Guillaumond, Jean-Frédéric. "Étude de la résistivité et de l'électromigration dans les interconnexions destinées aux technologies des noeuds 90 nm - 32 nm." Université Joseph Fourier (Grenoble), 2005. http://www.theses.fr/2005GRE10246.

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Анотація:

La résistivité et la fiabilité du cuivre dans les interconnexions des circuits intégrés pour les générations 90 nm – 32 nm ont été étudiées. Le contexte, la réalisation des interconnexions et les outils de caractérisations utilisés sont présentés dans une première partie. Dans une seconde partie, l'augmentation de résistivité observée en diminuant la largeur des lignes de cuivre est décrite à l'aide du modèle de Mayadas. Ce phénomène est dû à la diffusion des électrons sur les défauts du cristal (joints de grains, parois extérieures, impuretés). La résistivité des lignes de dimensions décananométriques, mesurée à l'aide d'une méthode électrique, confirme que cette augmentation est en accord avec la modélisation retenue. Dans une dernière partie, l'électromigration du cuivre qui est un déplacement de matière sous l'effet d'un flux d'électrons, a été évaluée. L'impact de l'utilisation de nouveaux matériaux (diélectrique poreux, barrière de diffusion CVD TiN et ALD TaN, alliage de cuivre-aluminium, barrières supérieures métalliques) a été estimé. De nouvelles caractérisations physiques (expériences d'électromigration in situ sous MEB et analyse de texture par EBSD) ont été développées pour corréler localement la structure cristalline du métal et les mécanismes de cavitation par électromigration. Les résultats majeurs ont montré l'importance du confinement du cuivre pour améliorer les durées de vie ainsi que les risques associés à la réduction des épaisseurs de barrière. Les résultats expérimentaux les plus prometteurs ont été obtenus avec les barrières métalliques où les caractéristiques d'électromigration semblent proches de celles attendues pour un matériau massif
The resistivity and reliability of copper in interconnections of the integrated circuits for the 90 nm - 32 nm nodes were studied. The context, the processing of the interconnections and the characterisation tools used are presented in a first part. In a second part, the resistivity increase observed by decreasing the copper line width is described with the model of Mayadas. This phenomenon is due to the diffusion of electrons on the crystal defects (grain boundary, external walls, impurities). The resistivity of decananometric size lines, measured using an electrical method, confirms that the resistivity increase is in agreement with the selected model. On the other hand, we showed that such measurements did not allow to separate the contribution of the various mechanisms responsible for this increase. In the last part, the copper electromigration, which is a material displacement under the effect of a wind of electrons, was evaluated electrically. The impact of using new materials (porous dielectric, CVD TiN and ALD TaN diffusion barrier, copper-aluminium alloy, top metallic barriers) and of the reduction of line widths on this phenomenon was estimated. New physical characterisations (in situ SEM electromigration experiment and EBSD texture analysis) were developed and aimed to correlate the local copper microstructure with voiding mechanisms. The main results showed the great importance of mechanical confinement on the lifetime and the risk of using thin diffusion barriers. The most promising results were obtained with the metallic barriers where electromigration properties are close to those expected with bulk material

2

Kechichian, Ardem. "Impact de l'environnement du diélectrique sur les performances du transistor pour les noeuds technologiques de 32 nm à 14 nm." Paris 6, 2013. http://www.theses.fr/2013PA066748.

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Анотація:

Dans le cadre de la stratégie More Moore, la réduction de la taille des transistors MOS à effet de champs en deçà de 32nm requiert l’utilisation d’un diélectrique à forte permittivité (high-k) et l’emploi d’une grille métallique. Or, cette architecture présente une instabilité intrinsèque qui décale la tension de seuil du transistor. Cette instabilité est expliquée par plusieurs modèles, mais toutes accordent un rôle important à la diffusion de l’oxygène. Le modèle le plus consensuel est celui du Fermi Level Pinning, qui explique le décalage de tension de seuil par la création d’un dipôle à l’interface high-k/métal après activation thermique. Ce travail s’intéresse à la diffusion de l‘oxygène dans l’empilement TiN/HfO2/SiO2/Si, pressenti pour la génération de transistor 14 nm. L’analyse par caractérisation XPS de cet empilement montre que lors de recuits à une température supérieure à 450°C, une oxydation du substrat est observée de manière concomitante avec une réduction du titane +IV en titane +III. Le métal catalyse cette réaction, et permet la diffusion d’oxygène de la surface jusqu’au substrat. Le système est analogue à une pile à combustible. Cette oxydation se produit en moins de dix secondes, puis est limitée par la diffusion de l’oxygène à travers le SiO2. Deux dipôles opposés et d’intensité croissante avec la température de recuit apparaissent aux interfaces Si/SiO2 et HfO2/TiN. Conformément au modèle Fermi Level Pinning, le second dipôle est prépondérant, et orienté avec des charges positives dans le high-k. Enfin, les analyses impédancemétrique et électrique confirment ces résultats
For the sub-32 nm CMOS technological nodes, the implementation of a high dielectric constant oxide and a metal gate has been necessary. However, this architecture has an intrinsic instability that shifts the threshold voltage after a thermal activation. In the literature, this phenomenon is explained by a few models that are all oxygen diffusion-based. One school of thought called Fermi Level Pinning creates a consensus, and justifies the threshold voltage shift with the creation of a dipole at the high-k/metal interface during an annealing. This work focuses on the oxygen diffusion in the 14 nm technological node-oriented stack TiN/HfO2/SiO2/Si. The XPS characterizations of this stack after annealing show that above 450°C, the substrate oxidizes along with the reduction of the Ti+IV into Ti+III. The TiN acts as a catalyst of this reaction, and allows the diffusion of oxygen from the top of the stacks to the substrate. The system is equivalent to a Solid Oxide Fuel Cell. This oxidation happens in less than 10 seconds, and is then limited by the diffusion of the oxygen through the SiO2 layer. Two opposite dipoles result at the Si/SiO2 and HfO2/TiN interfaces, with their intensity increasing with the annealing temperature. In accordance with the Fermi Level Pinning model, the second dipole is preponderant, and oriented with its positive charges in the high-k. Finally, electrical characterizations and impedance spectroscopy confirm these results

3

Ben, Akkez Imed. "Etudes théorique et expérimentale des performances des dispositifs FD SOI sub 32 nm." Thesis, Grenoble, 2012. http://www.theses.fr/2012GRENT081/document.

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Анотація:

> Ce manuscrit présente une étude théorique et expérimentale effectuée sur des transistors MOSFET d’une> technologie avancée de type FD SOI (complètement déserté silicium sur isolant). Des mesures électriques> combinées avec des modélisations ont été effectuées dans le but d’apporter des explications sur des phénomènes> liés à réductions des dimensions des transistors. Ce travail de thèse donne une réponse partielle de l’impact de ces> aspects sur les paramètres électrique ainsi que les paramètres de transport."
This manuscript presents a theoretical and experimental study carried out on advanced technology the FD SOI MOSFETs (Fully Depleted Silicon On Insulator MOSFET’s). Electrical measurements combined with modeling were performed with an aim of bringing explanations of phenomena related to the dimension reduction in these structures. This work gives an answer of the impact of these aspects on the electrical parameters and on the carriers transport in the channel

4

Leu, Jonathan Chung. "A 9GHz injection locked loop optical clock receiver in 32-nm CMOS." Thesis, Massachusetts Institute of Technology, 2010. http://hdl.handle.net/1721.1/62443.

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Анотація:

Thesis (S.M.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2010.
Cataloged from PDF version of thesis.
Includes bibliographical references (p. 65-68).
The bottleneck of multi-core processors performance will be the I/O, for both on-chip core-to-core I/0, and off-chip core-to-memory. Integrated silicon photonics can potentially provide high-bandwidth low-power signal and clock distribution for multicore processors, by exploiting wavelength-division multiplexing. This thesis presents the technology environment of the monolithic optical/electrical chip, and then focuses on how an optical method would look like for both source-synchronous link and for on-chip global clock distribution. The injection-locked loop clock receiver that suits this architecture breaks the bandwidth/sensitivity tradeoff, and a self-adjusting mechanism is added to increase robustness. The simulated receiver sensitivity is - 14dBm at 9GHz, consuming 77.14pW and generating jitter within 0. 15ps when locked onto a mode-locked laser clock source. The chip infrastructure and testing procedures are then presented, and lastly a truly integrated optical-electrical design flow is shown as well.
by Jonathan Chung Leu.
S.M.

5

Ben, akkez Imed. "Etudes théorique et expérimentale des performances des dispositifs FD SOI sub 32 nm." Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00870329.

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Анотація:

> Ce manuscrit présente une étude théorique et expérimentale effectuée sur des transistors MOSFET d'une> technologie avancée de type FD SOI (complètement déserté silicium sur isolant). Des mesures électriques> combinées avec des modélisations ont été effectuées dans le but d'apporter des explications sur des phénomènes> liés à réductions des dimensions des transistors. Ce travail de thèse donne une réponse partielle de l'impact de ces> aspects sur les paramètres électrique ainsi que les paramètres de transport."

6

Hamioud, Karim. "Élaboration et caractérisation des interconnexions pour les nœuds technologiques CMOS 32 et 22 nm." Lyon, INSA, 2010. http://www.theses.fr/2010ISAL0011.

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Анотація:

Les performances globales des circuits intégrés doivent augmenter d’environ 20 % à chaque nouvelle génération technologique. Les interconnexions constituant ces circuits ces circuits doivent participer à l’augmentation de ces performances et plus particulièrement à la réduction du temps de propagation des signaux. L’utilisation de diélectrique poreux à très faible permittivité est nécessaire pour les générations sub-45 nm. Dans un premier temps, une feuille de route pour une filière BEOL 32 nm performante est proposée. Les développements de procédés élémentaires ont permis de démontrer la fonctionnalité d’un démonstrateur multi niveaux au minimum des règles de dessin de la technologie 32 nm. Dans un deuxième temps, l’utilisation d’une technologie mature 45 nm a permis l’étude de l’intégration des diélectriques poreux k = 2. 3 et k = 2. 2 qui sont respectivement les candidats potentiels pour les générations 32 et 22 nm. L’introduction de ces matériaux dans l’architecture d’intégration permet d’améliorer les performances des circuits mais la fiabilité diélectrique de ces matériaux se retrouve dégradée par rapport au matériau k = 2. 5 de référence. Ainsi, après avoir mis en évidence les différentes sources de dégradation de la fiabilité diélectrique, une réponse au critère de fiabilité a permis la définition d’un schéma d’architecture fiable. Ce schéma d’intégration fiabilisée et performante utilise une barrière métallique TaN/Ta robuste et l’ajout d’une couche diélectrique supplémentaire dans l’empilement technologique. Ce schéma d’architecture fiable et performant constitue une bonne base de départ pour les futures filières BEOL 32 et 22 nm
[The overall performance of integrated circuits should grow by about 20% at each new technology node. The interconnects have to be involved in increasing the performance and specially the reduction of signal propagation. The use of porous ultra low-k dielectric is necessary for the Sub-45 nm generation. In a first step, a roadmap for the 32 nm BEOL is proposed. The elementary processes developments have demonstrated the functionality of a multi-level demonstrator at minimum design rules of 32 nm technology node. In second step, a mature 45 nm technology has enabled the integration study of porous dielectric k = 2. 3 and k = 2. 2 which are potential candidates, respectively, for the 32 and 22 nm technology nodes. The introduction of these materials in the BEOL architecture scheme improves circuit performance but the dielectric reliability is found damaged from the reference k = 2. 5 material. Consequently, after to have identified the different sources of the dielectric reliability degradation, a response to the reliability standard has allowed the definition of reliable architecture. This reliable architecture used a robust metal barrier TaN/Ta robust and an additional layer in the dielectric stack technology. This reliable and efficient architecture represents a good beginning for the future 32 and 22 nm BEOL technology nodes. ]

7

Jouve, Amandine. "Limitations des résines à amplification chimique destinées à la réalisation du noeud technologique 32 nm." Grenoble INPG, 2006. http://www.theses.fr/2006INPG0147.

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Анотація:

Les performances d'une technique lithographique sont étroitement liées aux performances du procédé lithographique, et notamment aux performances des résines à amplification chimique. L'objet de ce travail est donc d'étudier certaines limitations de ces matériaux à adresser les critères requis par l'ITRS pour le nœud technologique 32 nm. Dans un premier temps nous avons montré que si les dernières formulations des résines photosensibles permettent effectivement d'imprimer des motifs de dimension proche de 32 nm, d'autres paramètres (sensibilité, rugosité, facteur de forme) ne sont toujours pas en adéquation avec les spécifications de l'ITRS. Nous avons particulièrement étudié l'effondrement des motifs de faible dimension, ainsi que l'évolution des performances du procédé lithographique des résines à amplification chimique en couche mince. L'ensemble de ces travaux a donc mis en évidence l'écart technologique croissant entre les spécifications de l'ITRS et les résultats expérimentaux, lorsque la dimension des motifs denses diminue, même après optimisation
Uthography techniques performances are closely related to lithographie process, thus to chemically amplified resists performances. The aim of this PhD work is to study sorne limitations of these materials toward the 32 nm node realization. Firstly we prove that last formulations of photosensitive resists are effectively able to print patterns with dimension dose to 32 nm, other parameters (sensitivity, roughness, aspect ratio) are far from ITRS specifications. We have particularly study the collapse of small sized patterns, so that the evolution of lithographie process performances of thin chemically amplified resist films. AIl these works show the increasing technological gap between ITRS specifications and experimental results, when pattern's dimension decrease, even after optimisation

8

Quémerais, Thomas. "Conception et étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées." Grenoble INPG, 2010. http://www.theses.fr/2010INPG0158.

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Анотація:

Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevés des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie
With the emergence of millimeter-wave applications such as automotive radar or WHDMI, the reliability became a very important issue for the industry. In a radio transceiver, the main reliability problems concern the MOS transistors used in the power amplifiers, due to the high power level. These devices are subject to deterioration by the hot carrier phenomenon. This impacts heavily the power amplifiers performances. This thesis work concerns the design and the study of the reliability of millimeter-wave power amplifiers in advanced CMOS technologies. The manuscript is divided into four chapters. The two first one concern the study, the design, the modeling and the characterization of integrated active and passive elements on silicon and used into power amplifiers at millimeter wave frequencies. The third chapter describes the three power amplifiers designed and realized for reliability tests. The final chapter provides a comprehensive study of the reliability of these circuits to calculate their lifetime

9

Babaud, Laurène. "Développement et optimisation d’un procédé de gravure grille polysilicium pour les nœuds technologiques 45 et 32 nm." Grenoble INPG, 2010. http://www.theses.fr/2010INPG0034.

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Анотація:

Dans la course à l'intégration, l'un des paramètres les plus critiques dans la fabrication des dispositifs et leur performance est la définition des grilles des transistors et en particulier le contrôle en dimension de ces grilles de transistors. Pour le nœud technologique 45nm, la variation totale de dimension devra être inférieure à 2. 8nm sur une tranche de 300mm. Cela comprend la variation intrapuce, intraplaque, plaque à plaque et lot à lot. Cette thèse porte sur l'étude des interactions plasma/matériaux lors d'un procédé industriel de gravure d'une grille polysilicium pour le nœud technologique 45nm. L'analyse dimensionnelle des motifs et la caractérisation chimique des surfaces exposées aux plasmas ont permis de caractériser et d'optimiser ce procédé de gravure. L'analyse des différents contributeurs de variabilité de la dimension critique des grilles, conjuguée à la compréhension approfondie des mécanismes de gravure par plasma, a permis de mettre en place des actions correctives afin de minimiser ces sources de variations. La gravure du polysilicium est contrôlée par la formation d'une couche fluorocarbonnée se formant en surface des flancs du polysilicium. La maitrise de cette couche passivante par les conditions du plasma (pression, puissance source débit de gaz. . . ) a permis de développer une boucle de régulation innovante afin d'optimiser le contrôle de la dispersion des CD d'un lot à un autre. La mise en place de ce genre de boucle faisant varier plusieurs paramètres de la gravure par plasma sera la clef pour le contrôle dimensionnel des futurs nœuds technologiques en microélectronique
One of the critical parameters in a system on chip manufacturing and performance is the dimension control of the transistor gate. For the 45 nm technology node, the total variation of this critical dimension must be below 2. 8 nm on 300mm diameter substrate. This PhD work studies the plasma/materials interaction for an industrial polysilicon gate etch process for the 45nm technology node. The dimensional analysis of the pattern combined with the understanding of the plasma etch mechanisms by chemical characterization of the surfaces exposed to the plasma enable us to characterize and optimize the etch process. Moreover, corrective actions were put in place in order to control variations sources. Notably, the formation of fluorocarbon passivation layer on the polysilicon sidewalls, controlled by the plasma conditions, allowed us to develop an innovation regulation loop correcting the CD dispersion from a lot to another. Such kind of loop using multiple plasma parameters would play a key role in the CD control of the next technologic node

10

Baudot, Sylvain. "Elaboration et caractérisation des grilles métalliques pour les technologiesCMOS 32 / 28 nm à base de diélectrique haute permittivité." Thesis, Grenoble, 2012. http://www.theses.fr/2012GRENT122/document.

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Анотація:

Cette thèse porte sur l'élaboration et la caractérisation des grilles métalliques en TiN, aluminium et lanthane pour les technologies CMOS gate-first à base d'oxyde high-k HfSiON. L'effet de l'épaisseur et de la composition des dépôts métalliques a été caractérisé sur les paramètres de la technologie 32/28nm. Ces résultats ont été reliés à une variation de travail de sortie au vide du TiN, à des dipôles induits par l'Al et le La à l'interface HfSiON/SiON et à leur diminution aux petites épaisseurs de SiON (roll-off). Nous avons montré que l'aluminium déposé sous forme métallique dans le TiN cause une diminution de son travail de sortie, opposée au faible dipôle positif induit par l'Al. Nous avons évalué l'influence du roll-off pour ces différents métaux et mis en évidence pour la première fois sa forte dépendance avec l'épaisseur de lanthane déposée. Le développement de procédés de dépôt de TiN, Al, La a permis d'accroître les bénéfices de ces matériaux pour la technologie CMOS 32/28nm
This thesis is about the manufacturing and the characterization of TiN, aluminum and lanthanum metal gate for high-k based 32/28nm CMOS technologies. The effect of metal gate layer thickness and composition has been characterized on 32/28nm technology parameters. These results have been related to a change in the TiN vacuum work function, to Al- and La- induced dipoles at the HfSiON/SiON interface or their lowering on thin SiON (roll-off). We have shown that metallic aluminum introduced in the TiN metal gate causes a work function lowering, opposed to the weak Al-induced dipole. We have evaluated the roll-off influence for theses different metals. For the first time we report the strong roll-off dependence with the deposited lanthanum thickness. Newly developed TiN, Al, La deposition processes have brought benefits for the CMOS 32/28nm technology

Більше джерел

Книги з теми "Nm and 32 nm":

1

Akins, Nancy J. Excavations at the Gallo Mountain sites, NM 32, Catron County, New Mexico. Santa Fe, N.M: Museum of New Mexico, Office of Archaeological Studies, 1998.

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2

Donnelly, Michelle K. Particle size measurements for spheres with diameters of 50 nm to 400 nm. Gaithersburg, Md: U.S. Dept. of Commerce, Technology Administration, National Institute of Standards and Technology, Building and Fire Research Laboratory, 2003.

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3

Jacks, Ben. Residential NM wiring with bonding & grounding. [Seattle, Wash.?]: R. Benton Jacks, 2005.

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4

Bullock, John H. Analytical results and sample locality map for stream-sediment and heavy-mineral-concentrate samples from the Rimrock (NM-020-007), Sand Canyon (NM-020-008), Little Rimrock (NM-020-009), Pinyon (NM-020-010), and Petaca Pinta (NM-020-014) Wilderness study areas, Cibola County, New Mexico. Denver, Colo: U.S. Dept. of the Interior, Geological Survey, 1989.

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5

Wei, Yayi. Advanced processes for 193-nm immersion lithography. Bellingham, Wash: SPIE, 2009.

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6

Bird, Catherine Ann. Photodissociation dynamics of acrylonitrile at 193 nm. Ottawa: National Library of Canada, 1994.

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7

Beam Instrumentation Workshop (5th 1993 Santa Fe, N.M.). Beam Instrumentation Workshop: Santa Fe, NM, October 1993. Edited by Shafer Robert E and Los Alamos National Laboratory. New York: American Institute of Physics, 1994.

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8

Ruppé, Patricia A. Prehistoric households along the Chuska slope: Phase III data recovery at five sites (NM-H-49-98 [LA 107461], NM-H-50-112 [LA 107466], NM-H-50-113 [LA 107467], NM-H-46-40 [LA 115884], and NM-H-46-35 [LA 7551]), along Navajo Route N500(1), Toadlena to Newcomb, San Juan County, New Mexico. Zuni, N.M: Zuni Cultural Resource Enterprise, 2000.

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Ruppé, Patricia A. Prehistoric households along the Chuska slope: Phase III data recovery at five sites (NM-H-49-98 [LA 107461], NM-H-50-112 [LA 107466], NM-H-50-113 [LA 107467], NM-H-46-40 [LA 115884], and NM-H-46-35 [LA 7551]), along Navajo Route N500(1), Toadlena to Newcomb, San Juan County, New Mexico. Zuni, N.M: Zuni Cultural Resource Enterprise, 2000.

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10

Workshop, on the Earth's Trapped Particle Environment (1994 Taos N. M. ). Workshop on the Earth's Trapped Particle Environment: Taos, NM. Woodbury, N. Y: American Institute of Physics, 1996.

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Більше джерел

Частини книг з теми "Nm and 32 nm":

1

Dao, Thuy, Ik_Sung Lim, Larry Connell, Dina H. Triyoso, Youngbog Park, and Charlie Mackenzie. "Metal Gate Effects on a 32 nm Metal Gate Resistor." In Lecture Notes in Electrical Engineering, 81–93. Dordrecht: Springer Netherlands, 2010. http://dx.doi.org/10.1007/978-90-481-9379-0_6.

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2

Jeffry Louis, V., and Jai Gopal Pandey. "A Novel Design of SRAM Using Memristors at 45 nm Technology." In Communications in Computer and Information Science, 579–89. Singapore: Springer Singapore, 2019. http://dx.doi.org/10.1007/978-981-32-9767-8_48.

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3

Pittala, Suresh Kumar, and A. Jhansi Rani. "Complementary Energy Path Adiabatic Logic-Based Adder Design in 32 Nm FinFET Technology." In Advances in Communication, Devices and Networking, 87–95. Singapore: Springer Singapore, 2018. http://dx.doi.org/10.1007/978-981-10-7901-6_11.

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4

Ahmed Khan, Imran, Md Rashid Mahmood, and J. P. Keshari. "Analytical Comparison of Power Efficient and High Performance Adders at 32 nm Technology." In Lecture Notes in Networks and Systems, 659–70. Singapore: Springer Singapore, 2020. http://dx.doi.org/10.1007/978-981-15-3172-9_62.

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5

Krishna, R., and Punithavathi Duraiswamy. "Simulation Study and Performance Comparison of Various SRAM Cells in 32 nm CMOS Technology." In Lecture Notes in Electrical Engineering, 47–52. Singapore: Springer Singapore, 2020. http://dx.doi.org/10.1007/978-981-15-3477-5_7.

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6

Sahu, Anil Kumar, G. R. Sinha, and Sapna Soni. "Design of Sigma-Delta Converter Using 65 nm CMOS Technology for Nerves Organization in Brain Machine Interface." In Data Management, Analytics and Innovation, 413–23. Singapore: Springer Singapore, 2019. http://dx.doi.org/10.1007/978-981-32-9949-8_28.

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7

Jyoti Sharma and Md Samar Ansari. "Low THD ±0.75 V 32 nm CNFET Quadrature VCO for PLL and Costas-Loop Applications." In Proceeding of International Conference on Intelligent Communication, Control and Devices, 479–88. Singapore: Springer Singapore, 2016. http://dx.doi.org/10.1007/978-981-10-1708-7_54.

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8

Arti Joshi and Gaurav Soni. "A Comparative Analysis of Copper and Carbon Nanotubes-Based Global Interconnects in 32 nm Technology." In Advances in Intelligent Systems and Computing, 425–37. Singapore: Springer Singapore, 2016. http://dx.doi.org/10.1007/978-981-10-0448-3_35.

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9

Ahlawat, Siddhant, Siddharth, Bhawna Rawat, and Poornima Mittal. "A Comparative Performance Analysis of Varied 10T SRAM Cell Topologies at 32 nm Technology Node." In Modeling, Simulation and Optimization, 63–75. Singapore: Springer Nature Singapore, 2022. http://dx.doi.org/10.1007/978-981-19-0836-1_5.

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10

Amuru, Deepthi, Andleeb Zahra, and Zia Abbas. "Statistical Variation Aware Leakage and Total Power Estimation of 16 nm VLSI Digital Circuits Based on Regression Models." In Communications in Computer and Information Science, 565–78. Singapore: Springer Singapore, 2019. http://dx.doi.org/10.1007/978-981-32-9767-8_47.

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Тези доповідей конференцій з теми "Nm and 32 nm":

1

Rice, Bryan J., Heidi B. Cao, Ovijut Chaudhuri, Michael G. Grumski, Bruce D. Harteneck, Alex Liddle, Deidre Olynick, and Jeanette M. Roberts. "CD metrology for the 45-nm and 32-nm nodes." In Microlithography 2004, edited by Richard M. Silver. SPIE, 2004. http://dx.doi.org/10.1117/12.536071.

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2

Busch, Jens, Anne Parge, Rolf Seltmann, Heike Scholtz, Bernd Schultz, Uwe Knappe, Matthias Ruhm, Marc Noot, Dieter Woischke, and Paul Luehrmann. "Improving lithographic performance for 32 nm." In SPIE Advanced Lithography, edited by Christopher J. Raymond. SPIE, 2010. http://dx.doi.org/10.1117/12.848613.

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3

Stellari, Franco, Alessandro Ruggeri, Andrea Bahgat Shehata, Herschel Ainspan, and Peilin Song. "Spontaneous photon emission from 32 nm and 14 nm SOI FETs." In 2016 IEEE International Reliability Physics Symposium (IRPS). IEEE, 2016. http://dx.doi.org/10.1109/irps.2016.7574577.

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4

Tejnil, Edita, Yuanfang Hu, Emile Sahouria, Steffen Schulze, Ming Jing Tian, and Eric Guo. "Advanced mask process modeling for 45-nm and 32-nm nodes." In SPIE Advanced Lithography. SPIE, 2008. http://dx.doi.org/10.1117/12.772975.

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5

Boyd, Sarah, David Dornfeld, Nikhil Krishnan, and Mehran Moalem. "Environmental Challenges for 45-nm and 32-nm node CMOS Logic." In 2007 IEEE International Symposium on Electronics and the Environment. IEEE, 2007. http://dx.doi.org/10.1109/isee.2007.369375.

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6

Bohnenstiehl, Brent, Aaron Stillmaker, Jon Pimentel, Timothy Andreas, Bin Liu, Anh Tran, Emmanuel Adeagbo, and Bevan Baas. "KiloCore: A 32 nm 1000-processor array." In 2016 IEEE Hot Chips 28 Symposium (HCS). IEEE, 2016. http://dx.doi.org/10.1109/hotchips.2016.7936218.

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7

Rathod, S. S., A. K. Saxena, and S. Dasgupta. "Rad-Hard 32 nm FinFET Based Inverters." In 2009 Annual IEEE India Conference. IEEE, 2009. http://dx.doi.org/10.1109/indcon.2009.5409457.

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8

Jogad, Seema, Neelofer Afzal, and Sajad A. Loan. "Sinusoidal Oscillator using 32-nm CNTFET-OTA." In 2019 International Conference on Electrical, Electronics and Computer Engineering (UPCON). IEEE, 2019. http://dx.doi.org/10.1109/upcon47278.2019.8980199.

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9

Afifah Maheran, A. H., P. S. Menon, I. Ahmad, H. A. Elgomati, B. Y. Majlis, and F. Salehuddin. "Scaling down of the 32 nm to 22 nm gate length NMOS transistor." In 2012 10th IEEE International Conference on Semiconductor Electronics (ICSE). IEEE, 2012. http://dx.doi.org/10.1109/smelec.2012.6417117.

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10

Wack, Daniel, Qiang Q. Zhang, Gregg Inderhees, and Dan Lopez. "EUV mask inspection with 193 nm inspector for 32 and 22 nm HP." In Photomask and NGL Mask Technology XVII, edited by Kunihiro Hosono. SPIE, 2010. http://dx.doi.org/10.1117/12.864093.

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Звіти організацій з теми "Nm and 32 nm":

1

Becher, Julie, Samuel Beal, Susan Taylor, Katerina Dontsova, and Dean Wilcox. Photo-transformation of aqueous nitroguanidine and 3-nitro-1,2,4-triazol-5-one : emerging munitions compounds. Engineer Research and Development Center (U.S.), August 2021. http://dx.doi.org/10.21079/11681/41743.

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Анотація:

Two major components of insensitive munition formulations, nitroguanidine (NQ) and 3-nitro-1,2,4-triazol-5-one (NTO), are highly water soluble and therefore likely to photo-transform while in solution in the environment. The ecotoxicities of NQ and NTO solutions are known to increase with UV exposure, but a detailed accounting of aqueous degradation rates, products, and pathways under different exposure wavelengths is currently lacking. We irradiated aqueous solutions of NQ and NTO over a 32-h period at three ultraviolet wavelengths and analyzed their degradation rates and transformation products. NQ was completely degraded by 30 min at 254 nm and by 4 h at 300 nm, but it was only 10% degraded after 32 h at 350 nm. Mass recoveries of NQ and its transformation products were >80% for all three wavelengths. NTO degradation was greatest at 300 nm with 3% remaining after 32 h, followed by 254 nm (7% remaining) and 350 nm (20% remaining). Mass recoveries of NTO and its transformation products were high for the first 8 h but decreased to 22–48% by 32 h. Environmental half-lives of NQ and NTO in pure water were estimated as 4 and 6 days, respectively. We propose photo-degradation pathways for NQ and NTO supported by observed and quantified degradation products and changes in solution pH.

2

Migliori, Albert. NM Legislation5. Office of Scientific and Technical Information (OSTI), July 2013. http://dx.doi.org/10.2172/1094825.

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3

Helfand, M. S. Photodissociation studies of the chlorotoluenes at 193 nm and 248 nm. Office of Scientific and Technical Information (OSTI), November 1989. http://dx.doi.org/10.2172/7071593.

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4

Sauer, Nancy. NM Universities, Partnership Discussion. Office of Scientific and Technical Information (OSTI), December 2021. http://dx.doi.org/10.2172/1835748.

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5

Donnelly, Michelle K., and George W. Mulholland. Particle size measurements for spheres with diameters of 50 nm to 400 nm. Gaithersburg, MD: National Institute of Standards and Technology, 2003. http://dx.doi.org/10.6028/nist.ir.6935.

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6

Sands, Linnea. NM Tech Mercury Spill Response. Office of Scientific and Technical Information (OSTI), January 2019. http://dx.doi.org/10.2172/1493822.

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7

Van Vlack, Hannah, and Cyler Norman Conrad. Steen's photographs of Bandelier NM. Office of Scientific and Technical Information (OSTI), February 2020. http://dx.doi.org/10.2172/1601597.

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8

Padilla, Angelo, and Linnea Sands. NM Tech Mercury Spill Response. Office of Scientific and Technical Information (OSTI), January 2019. http://dx.doi.org/10.2172/1761859.

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Donnelly, Michelle K., and Jiann C. Yang. Screening candidates for 30 nm spheres. Gaithersburg, MD: National Institute of Standards and Technology, 2006. http://dx.doi.org/10.6028/nist.ir.7345.

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10

Lukofsky, David, Marc Currie, and Ulf Oesterberg. Water Transmission of 1440-nm Femtosecond Pulses. Fort Belvoir, VA: Defense Technical Information Center, April 2009. http://dx.doi.org/10.21236/ada499941.

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