Dissertations / Theses: '28nm'

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Biswas, Avishek Ph D. Massachusetts Institute of Technology. "Energy-efficient SRAM design in 28nm FDSOI Technology." Thesis, Massachusetts Institute of Technology, 2014. http://hdl.handle.net/1721.1/91095.

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Abstract:

Thesis: S.M., Massachusetts Institute of Technology, Department of Electrical Engineering and Computer Science, 2014. 48 Cataloged from PDF version of thesis. Includes bibliographical references (pages 75-81). As CMOS scaling continues to sub-32nm regime, the effects of device variations become more prominent. This is very critical in SRAMs, which use very small transistor dimensions to achieve high memory density. The conventional 6T SRAM bit-cell, which provides the smallest cell-area, fails to operate at lower supply voltages (Vdd). This is due to the significant degradation of functional margins as the supply voltage is scaled down. However, Vdd scaling is crucial in reducing the energy consumption of SRAMs, which is a significant portion of the overall energy consumption in modern micro-processors. Energy savings in SRAM is particularly important for batteryoperated applications, which run from a very constrained power-budget. This thesis focuses on energy-efficient 6T SRAM design in a 28nm FDSOI technology. Significant savings in energy/access of the SRAM is achieved using two techniques: Vdd scaling and data prediction. A 200mV improvement in the minimum SRAM operating voltage (Vdd,min) is achieved by using dynamic forward body-biasing (FBB) on the NMOS devices of the bit-cell. The overhead of dynamic FBB is reduced by implementing it row-wise. Layout modifications are proposed to share the body terminals (n-wells) horizontally, along a row. Further savings in energy/access is achieved by incoporating data-prediction in the 6T read path, which reduces bitline switching. The proposed techniques are implemented for a 128Kb 6T SRAM, designed in a 28nm FDSOI technology. This thesis also presents a reconfigurable fully-integrated switched-capacitor based step-up DC-DC converter, which can be used to generate the body-bias voltage for a SRAM. 3 reconfigurable conversion ratios of 5/2, 2/1 and 3/2 are implemented in the converter. It provides a wide range of output voltage, 1.2V-2.4V, from a fixed input of 1V. The converter achieves a peak efficiency of 88%, using only on-chip MOS and MOM capacitors, for a high density implementation. by Avishek Biswas. S.M.

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PIPINO, ALESSANDRA. "Design of Analog Circuits in 28nm CMOS Technology for Physics Applications." Doctoral thesis, Università degli Studi di Milano-Bicocca, 2017. http://hdl.handle.net/10281/158126.

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Abstract:

Il trend esponenziale delle tecnologie CMOS previsto dalla legge di Moore è stato ampiamento dimostrato nel corso degli ultimi tre decenni. Si è osservato uno scaling costante, caratterizzato da dispositivi sempre più piccoli, per soddisfare le esigenze delle applicazioni digitali in termini di velocità, complessità, densità circuitale e basso consumo di potenza. Ogni nodo tecnologico è rappresentato dalla minima lunghezza ottenibile, che corrisponde alla lunghezza del canale del più piccolo transistor che si può integrare. Con l'arrivo delle tecnologie al di sotto dei 100nm, le performance dei circuiti digitali sono ulteriormente aumentate, a scapito dei progettisti analogici che si ritrovano ad affrontare nuove problematiche. Infatti, da una parte lo scaling tecnologico comporta dei vantaggi per i circuiti digitali: aumento della velocità, basso consumo di potenza, alto livello di integrazione. I circuiti analogici invece risentono negativamente dello scaling, a causa di un peggioramento del comportamento del transistor, soprattutto per le tecnologie ultra-scalate. In queste ultime infatti, effetti del secondo ordine, fino a prima del tutto trascurabili, diventano importanti e iniziano ad essere dominanti, influenzando il funzionamento e le performance dei dispositivi. Per esempio, basso guadagno intrinseco del MOS, swing ridotto, problemi di punto operativo e elevata variabilità dei parametri, sono solo alcune delle difficoltà derivanti dallo scaling. I progettisti analogici devono far fronte a questi problemi in diverse fasi della progettazione, sia circuitale che di layout. Nonostante ciò, la progettazione di circuiti analogici in tecnologie così scalate in molti casi è determinante. Per esempio, in molti sistemi mixed-signal, dove coesistono circuiti analogici e digitali e sono necessarie alte performance ad alta frequenza, l’uso di queste tecnologie anche per la parte analgica diventa una scelta obbligata. Oppure ci sono gli esperimenti di fisica ad alta energia, dove la scelta di tecnologie scalate è strategica. Infatti in queste applicazioni, i circuiti elettronici sono esposti ad alti livelli di radiazione con conseguente peggioramento delle performance e fenomeni di malfunzionamento. Dato che il danno da radiazione è proporzionale allo spessore dell'ossido, è evidente che per i dispositivi più piccoli, il danneggiamento è inferiore. In questa tesi, i trend e le principali problematiche derivanti dall'uso di tecnologie molto scalate sono analizzati nel primo capitolo, seguiti poi dalla presentazione di circuiti integrati in tecnologia CMOS 28nm. Il primo circuito presentato nel secondo capitolo è un Fast-Tracker front-end (FTfe) per la rilevazione di cariche. In particolare il sistema di read-out è stato implementato a partire dalle principali specifiche e soluzioni circuitali già usate per la rilevazione di muoni nell'esperimento ATLAS. Il front-end proposto è in grado di rilevare un evento e subito dopo resettare il sistema in maniera tale da rendere il FTfe già pronto per il prossimo evento, evitando lunghi tempi morti. Il secondo circuito, presentato nel terzo capitolo ed anch'esso integrato in tecnologia CMOS 28nm, è un amplificatore per strumentazione di tipo Chopper. Gli amplificatori per strumentazione sono elementi chiave nelle applicazioni per sensori, dove vengono usati per amplificare segnali tipicamente piccoli (dell'ordine dei mV) e a bassa frequenza. Per questo motivo risulta importante ridurre o addirittura eliminare l'offset e il rumore flicker in ingresso, segnali che si sovrappongono al segnale utile da rilevare ed introdotto dallo stesso circuito elettronico. L'amplificatore per strumentazione proposto usa una tecnica di modulazione, chiamata chopper, per ridurre i contributi di rumore flicker ed offset. Inoltre l'intero amplificatore è stato progettato per lavorare in regione di sottosoglia, dati i problemi dovuti alla tecnologia fortemente scalata. The exponential trend of the complementary metal-oxide-semiconductor (CMOS) technologies predicted by Moores law has been successfully demonstrated over the last three decades. A constant downscaling of CMOS technologies with smaller and smaller device size has been developed, in order to comply with requirements on speed, complexity, circuit density and power consumption of advanced high performance digital applications. The minimum reachable length, which corresponds to the half the length of the channel of the smallest transistor that can be manufactured, represents every following technological node. With the arrival of nanoscale (sub-100nm) CMOS technologies, digital performance improve further, but many new challenges have been introduced for analog designers. In fact, for the digital circuits CMOS scaling-down leads to several benefits: speed improvement, reduced power consumption, high integration and complexity level. The analog circuits, instead, strongly suffers from the ScalTech trend, because the MOS behavior dramatically changes through the different technological nodes and especially for the ultra-scaled ones, where second order effects, previously negligible, become very important and start to be dominant, affecting its performance. For instance, lower intrinsic DC-gain, reduced dynamic range, operating point issues and larger parameter variability are some of the problems due to scaling-down. Analog designers must face this problems at different phases of the design, circuital and layout. Despite that, the design of analog circuit in sub-nm technologies is mandatory in some cases or can be even helpful in others. For example, in mainly mixed-signal systems, the read-out electronic requires high frequency performance, so the choice of deep submicron technology is mandatory, also for the analog part. Other types of applications where using scaled technology is even strategical are the high-energy physics experiments, where read-out circuits are exposed to very high radiation levels with consequent performance degradation and breakdown events. Since radiation damage is proportional to gate oxide volume, smaller devices exhibit lower radiation detriment. It has been demonstrated in fact, that 28nm CMOS technology devices are capable to sustain 1Grad-TID exposure, not possible with previous technologies. In this thesis, the main key challenges in ultra-scaled technologies are analyzed in the first chapter, and then integrated circuits designed in 28nm CMOS technology are presented. The first circuit design, presented in the second chapter and integrated in 28nm CMOS technology, is a Fast-Tracker front-end (FTfe) for charge detection. The read-out system has been developed starting from the main specifications and circuital solutions already adopted for muon detection in ATLAS experiment. The proposed front-end is able to detect an event and soon after to reset the system in order to make the FTfe already available for the following event, avoiding long dead times. The architecture is analyzed in detail, followed by the layout choices and the performance results. The second circuit design presented in the third chapter and always integrated in 28nm CMOS technology, is a Chopper instrumentation amplifier. Instrumentation amplifiers are the key building blocks in sensor and monitoring applications, where they are used to sense and amplify usually very small (sub-mV) and low frequency signals. For this reason it is important to reduce or eliminate the input offset and flicker noise, which cover and disturb the main signal to be detected. The proposed amplifier use a modulation technique, called chopper, in order to meet the low offset and low flicker noise requirements. Moreover it has been modeled to operate in sub-threshold region, in order to address the scaling problems. After the architecture description, layout and results of the integrated prototype are shown.

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Lorrain, Vincent. "Etude et conception de circuits innovants exploitant les caractéristiques des nouvelles technologies mémoires résistives." Thesis, Université Paris-Saclay (ComUE), 2018. http://www.theses.fr/2018SACLS182/document.

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Abstract:

Dans cette thèse, nous étudions les approches calculatoires dédiées des réseaux de neurones profonds et plus particulièrement des réseaux de neurones convolutionnels (CNN). En effet, l'efficacité des réseaux de neurones convolutionnels en font des structures calculatoires intéressantes dans de nombreuses applications. Nous étudions les différentes possibilités d'implémentation de ce type de réseaux pour en déduire leur complexité calculatoire. Nous montrons que la complexité calculatoire de ce type de structure peut rapidement devenir incompatible avec les ressources de l'embarqué. Pour résoudre cette problématique, nous avons fait une exploration des différents modèles de neurones et architectures susceptibles de minimiser les ressources nécessaires à l'application. Dans un premier temps, notre approche a consisté à explorer les possibles gains par changement de modèle de neurones. Nous montrons que les modèles dits impulsionnels permettent en théorie de réduire la complexité calculatoire tout en offrant des propriétés dynamiques intéressantes, mais nécessitent de repenser entièrement l'architecture matériel de calcul. Nous avons alors proposé notre approche impulsionnelle du calcul des réseaux de neurones convolutionnels avec une architecture associée. Nous avons mis en place une chaîne logicielle et de simulation matérielle dans le but d'explorer les différents paradigmes de calcul et implémentation matérielle et évaluer leur adéquation avec les environnements embarqués. Cette chaîne nous permet de valider les aspects calculatoires mais aussi d'évaluer la pertinence de nos choix architecturaux. Notre approche théorique a été validée par notre chaîne et notre architecture a fait l'objet d'une simulation en FDSOI 28 nm. Ainsi nous avons montré que cette approche est relativement efficace avec des propriétés intéressantes un terme de passage à l'échelle, de précision dynamique et de performance calculatoire. Au final, l'implémentation des réseaux de neurones convolutionnels en utilisant des modèles impulsionnels semble être prometteuse pour améliorer l'efficacité des réseaux. De plus, cela permet d'envisager des améliorations par l'ajout d'un apprentissage non supervisé type STDP, l'amélioration du codage impulsionnel ou encore l'intégration efficace de mémoire de type RRAM In this thesis, we study the dedicated computational approaches of deep neural networks and more particularly the convolutional neural networks (CNN).We highlight the convolutional neural networks efficiency make them interesting choice for many applications. We study the different implementation possibilities of this type of networks in order to deduce their computational complexity. We show that the computational complexity of this type of structure can quickly become incompatible with embedded resources. To address this issue, we explored differents models of neurons and architectures that could minimize the resources required for the application. In a first step, our approach consisted in exploring the possible gains by changing the model of neurons. We show that the so-called spiking models theoretically reduce the computational complexity while offering interesting dynamic properties but require a complete rethinking of the hardware architecture. We then proposed our spiking approach to the computation of convolutional neural networks with an associated architecture. We have set up a software and hardware simulation chain in order to explore the different paradigms of computation and hardware implementation and evaluate their suitability with embedded environments. This chain allows us to validate the computational aspects but also to evaluate the relevance of our architectural choices. Our theoretical approach has been validated by our chain and our architecture has been simulated in 28 nm FDSOI. Thus we have shown that this approach is relatively efficient with interesting properties of scaling, dynamic precision and computational performance. In the end, the implementation of convolutional neural networks using spiking models seems to be promising for improving the networks efficiency. Moreover, it allows improvements by the addition of a non-supervised learning type STDP, the improvement of the spike coding or the efficient integration of RRAM memory

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Torres, Florent. "Power amplifier design for 5G applications in 28nm FD-SOI technology." Thesis, Bordeaux, 2018. http://www.theses.fr/2018BORD0064/document.

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Abstract:

Le futur réseau mobile 5G est prévu pour être déployé à partir de 2020, dans un contexte d’évolution exponentielle du marché de la téléphonie mobile et du volume de données échangées. La 5G servira de levier à des applications révolutionnaires qui permettront l’émergence du monde connecté. Dans ce but, plusieurs spécifications pour le réseau sont attendues même si aucun standard n’est encore défini et notamment une faible latence, une consommation d’énergie réduite et un haut débit de données. Les bandes de fréquences traditionnellement utilisées dans les réseaux mobiles ne permettront pas d’atteindre les performances visées et plusieurs bandes de fréquences millimétriques sont à l’étude pour créer un spectre complémentaire. Cependant, ces bandes de fréquence millimétriques souffrent d’une forte atténuation dans l’air et dans les matériaux de construction. Plusieurs techniques vont être implémentées pour outrepasser ces limitations dans les zones urbaines denses comme le backhauling, FD-MIMO et beamforming phased array. Ces techniques entraînent l’utilisation d’un grand nombre de transmetteurs dans les stations de bases et dans les dispositifs de l’utilisateur final. La technologie CMOS offre d’indéniables avantages pour ce marché de masse tandis que la technologie FD-SOI offre des performances et fonctionnalités additionnelles. L’amplificateur de puissance est le bloc le plus critique à concevoir dans un transmetteur et consomme le plus d’énergie. Afin d’adresser les challenges de la 5G, plusieurs spécifications concernant la puissance consommée, la linéarité et le rendement sont attendues. Les variations de l’environnement dans les beamforming phased array et le contexte industriel nécessitent des topologies robustes alors qu’une reconfigurabilité au niveau de l’amplificateur de puissance est bénéfique dans le cas de circuits adaptatifs. Cette thèse adresse ces challenges en explorant la conception d’un amplificateur de puissance reconfigurable et robuste pour des applications 5G en intégrant des techniques de design spécifiques et en mettant en avant les avantages de la technologie 28nm FD-SOI pour la reconfigurabilité The 5G future mobile network is planned to be deployed from 2020, in a context of exponential mobile market and exchanged data volume evolution. The 5G will leverage revolutionary applications for the advent of the connected world. For this purpose, several network specifications are expected notably low latency, reduced power consumption and high data-rates even if no standard is yet defined. The frequency bands traditionally used for mobile networks will not permit the needed performances and several mmW frequency bands are under study to create a complementary frequency spectrum. However, these mmW frequency bands suffer from large attenuation inbuilding material and in free-space. Therefore, several techniques will be implemented to tackle these limitations indense urban areas like backhauling, FD-MIMO and beamforming phased array. This is leading to a large number of transceivers for base stations and end-user devices. CMOS technology offers undeniable advantages for this mass market while FD-SOI technology offers additional features and performances. The power amplifier is the most critical block to design in a transceiver and is also the most power consuming. To address the 5G challenges, several specifications concerning power consumption, linearity and efficiency are expected. The environment variations inbeamforming phased array and the industrial context drive the need for robust topologies while power amplifier reconfigurability is benefic in a context of adaptive circuits. This thesis addresses these challenges by exploring the conception of a robust and reconfigurable power amplifier targeting 5G applications while integrating specific design techniques and taking advantage of 28nm FD-SOI CMOS technology features for reconfigurability purposes

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Arfaoui, Wafa. "Fiabilité Porteurs Chauds (HCI) des transistors FDSOI 28nm High-K grille métal." Thesis, Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4335.

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Abstract:

Au sein de la course industrielle à la miniaturisation et avec l’augmentation des exigences technologiques visant à obtenir plus de performances sur moins de surface, la fiabilité des transistors MOSFET est devenue un sujet d’étude de plus en plus complexe. Afin de maintenir un rythme de miniaturisation continu, des nouvelles architectures de transistors MOS en été introduite, les technologies conventionnelles sont remplacées par des technologies innovantes qui permettent d'améliorer l'intégrité électrostatique telle que la technologie FDSOI avec des diélectriques à haute constante et grille métal. Malgré toutes les innovations apportées sur l’architecture du MOS, les mécanismes de dégradations demeurent de plus en plus prononcés. L’un des mécanismes le plus critique des technologies avancées est le mécanisme de dégradation par porteurs chauds (HCI). Pour garantir les performances requises tout en préservant la fiabilité des dispositifs, il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du transistor élémentaire. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradations HCI des transistors 28nm FDSOI. Basé sur l’énergie des porteurs, le modèle en tension proposé dans ce manuscrit permet de prédire la dégradation HC en tenant compte de la dépendance en polarisation de substrat incluant les effets de longueur, d’épaisseur de l’oxyde de grille ainsi que l’épaisseur du BOX et du film de silicium. Ce travail ouvre le champ à des perspectives d’implémentation du model HCI pour les simulateurs de circuits, ce qui représente une étape importante pour anticiper la fiabilité des futurs nœuds technologiques As the race towards miniaturization drives the industrial requirements to more performances on less area, MOSFETs reliability has become an increasingly complex topic. To maintain a continuous miniaturization pace, conventional transistors on bulk technologies were replaced by new MOS architectures allowing a better electrostatic integrity such as the FDSOI technology with high-K dielectrics and metal gate. Despite all the architecture innovations, degradation mechanisms remains increasingly pronounced with technological developments. One of the most critical issues of advanced technologies is the hot carrier degradation mechanism (HCI) and Bias Temperature Instability (BTI) effects. To ensure a good performance reliability trade off, it is necessary to characterize and model the different failure mechanisms at device level and the interaction with Bias Temperature Instability (BTI) that represents a strong limitation of scaled CMOS nodes. This work concern hot carrier degradation mechanisms on 28nm transistors of the FDSOI technology. Based on carrier’s energy, the energy driven model proposed in this manuscript can predict HC degradation taking account of substrate bias dependence (VB) including the channel length effects (L), gate oxide thickness (TOX) , back oxide BOX (TBox) and silicon film thickness (TSI ). This thesis opens up new perspectives of the model Integration into a circuit simulator, to anticipate the reliability of future technology nodes and check out circuit before moving on to feature design steps

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Bayat, Shahin. "Experiments and simulations on negative/positive bias temperature instability in 28nm CMOS devices." Thesis, University of British Columbia, 2015. http://hdl.handle.net/2429/55104.

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Abstract:

CMOS transistors come with a scaling potential, which brings along challenges such as process variation and NBTI/PBTI (Negative/Positive Bias Temperature Instability). My objectives during this project are to investigate effects of aging on CMOS devices as well as to show experimental results in order to model the effect of N/PBTI specifically targeting the 28nm technology node. The direct effect of transistor aging is a degradation of device threshold voltage, which can lead to performance degradation or malfunctions. Places such as server farms, data centers, and outer space-crafts, where device reliability for a long period is significant and accessibility is an issue, can benefit from an aging reversal process. In addition, as transistor channel lengths become smaller, they are more prone to a reduced lifetime. The exact causes of aging are not entirely known until this day and as a result, no real mechanism to reverse the process has been fully implemented on FPGAs or ASICs. I believe the true solution to these scalability challenges lay within the device structure and materials used in CMOS transistors, however, accelerated recovery at high temperatures can also help in reversing the effect of aging by a noticeable amount. I have been able to use this technique to reverse the effect of threshold voltage degradation in FPGAs. In this thesis, I present experimental results on the effect of degradation and recovery on a commercial FPGA. I then use the experimental results to calculate degradation parameters of transistor aging in this technology node and propose experimental setups for a 28nm ASIC. Applied Science, Faculty of Electrical and Computer Engineering, Department of Graduate

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Fonseca, Alexandre. "Conception et réalisation de circuits de génération de fréquence en technologie FDSOI 28nm." Thesis, Nice, 2015. http://www.theses.fr/2015NICE4100/document.

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Abstract:

Le déploiement à grande échelle de l’internet des objets nécessite le développement de systèmes de radiocommunication plus économes en énergie, dont le circuit de génération de fréquences est connu pour être particulièrement énergivore. L’objectif de ce travail de thèse est donc d’une part de développer une synthèse de fréquences très faible consommation et d’autre part de démontrer les performances de la technologie FDSOI pour des applications analogiques et radiofréquences. Dans le premier chapitre sont présentées les spécifications du standard choisi -le BLE-, les spécificités de la technologie FDSOI et l'état de l’art des architectures de transmetteurs radiofréquences à faible consommation. Nous avons retenue de cette comparaison l'architecture à division par phases. Le deuxième chapitre présente les résultats de trois types de modélisation système de l’architecture ; 1 - le fonctionnement de ses composants et les points clés à respecter pour son implémentation, 2 - le comportement en bruit de phase pour la définition des spécifications, et 3 - l’impact de l’architecture sur la génération de raies spectrales parasites. Cette étude nous a permis de fixer le cahier des charges du VCRO développé au chapitre suivant. Le troisième chapitre est consacré à la conception, la réalisation et le test de 4 topologies de VCROs en technologie FDSOI 28nm et d'un circuit de test. Les premiers résultats de mesure sont encourageants mais nécessitent d’être complétés par des mesures avec PLL fractionnaire intégrée. En effet, la sensibilité des circuits à la tension d’alimentation (pushing de l’ordre de 5 GHz/V) a rendu les mesures du bruit de phase très délicates The large-scale deployment of IoT requires the development of more efficient energy radio systems, within which the frequency generation circuit is known to be particularly energy-consuming. The objective of this thesis is firstly to develop a very low consumption frequency synthesis and secondly to demonstrate the performance of the FDSOI technology for analog and RF applications.In the first chapter are the specifications of the chosen standard -the BLE-, the specifications of the FDSOI technology and state of the art of low power radio frequency synthesizers architecture. We have chosen from this comparison the Fractional Phase Divider architecture. The second chapter presents the results of three types of system simulations of the PLL; 1 - the operation of its components and the key points to be respected for its implementation, 2 - the phase noise behavior for the definition of specifications, and 3 - the impact of architecture on the generation of spurious. This study allowed us to set the specifications of VCROs developed in the next chapter. The third chapter is dedicated to the design, implementation and testing of four topologies of VCROs and a test circuit in FDSOI 28nm technology. The first measurement results are encouraging but they need to be complemented by an integrated fractional PLL measurement. Indeed, the sensitivity of the circuits to the supply voltage (pushing of about 5 GHz/V) made measurements of phase noise very delicate. The measured consumption is less than 0.8 mA and the surface of the circuits is of the order of 600 µm².In the fourth and final chapter we present the implementation at circuit-level of a phase synchronization PLL

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Souvignet, Thomas. "Contribution to the design of switched-capacitor voltage regulators in 28nm FDSOI CMOS." Thesis, Lyon, INSA, 2015. http://www.theses.fr/2015ISAL0043/document.

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Abstract:

Les appareils multimédias portables nécessitent toujours plus d'innovation pour satisfaire les besoins des utilisateurs. Les fabricants de système-sur-puces font donc face à une forte demande en capacité de calcul jusqu'à lors réservée aux ordinateurs de bureau. Ce transfert de performance se répercute inévitablement sur la consommation de ces appareils alors que dans le même temps la capacité des batteries n'est pas en mesure de répondre à cet accroissement. De nombreux compléments matériels et logiciels sont mis en places afin d'économiser l'énergie au maximum sans toutefois dégrader les performances. La modulation de la fréquence de fonctionnement et de la tension d'alimentation est certainement la plus efficace mais reste néanmoins limitée par les coûts et les contraintes d'encombrement exigées par la taille des appareils. La réponse à un tel problème passe nécessairement par l'intégration d'une partie de l'alimentation dans la puce. La conversion DC-DC basée sur des convertisseurs à capacités commutées est prometteuse car elle permet de garder un maximum de compatibilité avec les process CMOS actuels. Cette thèse explore donc la conception d'une architecture d'alimentation utilisant des convertisseurs à capacités commutées. Un étage de puissance avec une tension d'entrée est de 1.8 V et des ratios programmables permet d'obtenir le rendement maximum pour une plage de tension de sortie allant de 0.3 à 1.2 V. La tension de sortie peut varier en fonction du point de fonctionnement requit par le système. Afin d'assurer le maximum de compatibilité avec la conception du circuit numérique à alimenter, une architecture modulaire basée sur les capacités MIM est privilégiée. Les capacités sont placées au dessus de la fonction numériques et les interrupteurs de puissance sont insérés à sa périphérie. Cette architecture permet également d'entrelacer les cellules de conversion afin de réduire l'ondulation de la tension de sortie. La fréquence de commutation du convertisseurs est communément utilisée pour réguler la tension de sortie et des stratégies de contrôles linéaires et non linéaires sont donc explorées. Un prototype de convertisseur présentant une densité de puissance de 310mW/mm2 pour un rendement de 72.5% a été fabriqué dans la technologie 28nm FDSOI de STMicroelectronics. La surface requise pour le convertisseur nécessite que 11.5% de la surface du circuit à alimenter. La méthodologie de conception du convertisseur a finalement été appliquée à un régulateur de tension dans le domaine négatif pour des applications de polarisation de caisson à basse consommation Mobile and multimedia devices offer more innovations and enhancements to satisfy user requirements. Chip manufacturers thus propose high performances SoC to address these needs. Unfortunately the growth in digital resources inevitably increases the power consumption while battery life-time does not rise as fast. Aggressive power management techniques such as dynamic voltage and frequency scaling have been introduced in order to keep competitive and relevant solutions. Nonetheless continuing in this direction involves more disruptive solutions to meet space and cost constraints. Fully integrated power supply is a promising solution. Switched-capacitor DC-DC converters seem to be a suitable candidate to keep compatibility with the manufacturing process of digital SoCs. This thesis focuses on the design of an embedded power supply architecture using switched-capacitor DC-DC converters.Addressing a large range of output power with significant efficiency leads to consider a multi-ratio power stage. With respect to the typical digital SoC, the input voltage is 1.8 V and the converter is specified to deliver an output voltage in the 0.3-1.2 V range. The reference voltage is varying according to typical DVFS requirements. A modular architecture accommodates the digital design flow where the flying capacitors are situated above the digital block to supply and the power switches are located as an external ring. Such an architecture offers high flexibility. Interleaving strategy is considered to mitigate the output voltage ripple. Such a converter admits the switching frequency as a control variable and linear regulation and hysteretic control are analyzed. A prototype has been fabricated in 28nm FDSOI technology by STMicroelectronics. A power density of 310 mW/mm2 is achieved at 72.5% peak efficiency with a silicon area penalty of 11.5% of the digital block area. The successful design methodology has been also applied to the design of a negative SC converter for body-biasing purpose in FDSOI. Simulation results demonstrate a strong interest for low power application

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Sivadasan, Ajith. "Conception et simulation des circuits numériques en 28nm FDSOI pour la haute fiabilité." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT118.

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Abstract:

La mise à l'échelle de la technologie CMOS classique augmente les performances des circuits numériques grâce à la possibilité d'incorporation de composants de circuit supplémentaires dans la même zone de silicium. La technologie FDSOI 28nm de ST Microélectroniques est une stratégie d'échelle innovante qui maintient une structure de transistor planaire et donc une meilleure performance sans augmentation des coûts de fabrication de puces pour les applications basse tension. Il est important de s'assurer que l'augmentation des fonctionnalités et des performances ne se fasse pas au détriment de la fiabilité réduite, ce qui est assuré en répondant aux exigences des normes internationales ISO26262 pour les applications critiques dans les environnements automobile et industriel. Les entreprises de semi-conducteurs, pour se conformer à ces normes, doivent donc présenter des capacités d'estimation de la fiabilité au stade de la conception du circuit, qui est pour l'instant évaluer qu'après la fabrication d'un circuit numérique. Ce travail se concentre sur le vieillissement des standard cell et des circuits numériques avec le temps sous l'influence du mécanisme de dégradation du NBTI pour une large gamme de variations de processus, de tension et de température (PVT) et la compensation de vieillissement avec l'application de la tension à la face arrière (Body-Bias). L'un des principaux objectifs de cette thèse est la mise en place d'une infrastructure d'analyse de fiabilité composée d'outils logiciels et d'un modèle de vieillissement dans un cadre industriel d'estimation du taux de défaillance des circuits numériques au stade de la conception des circuits développés en technologie ST 28nm FDSOI Scaling of classical CMOS technology provides an increase in performance of digital circuits owing to the possibility of incorporation of additional circuit components within the same silicon area. 28nm FDSOI technology from ST Microelectronics is an innovative scaling strategy maintaining a planar transistor structure and thus provide better performance with no increase in silicon chip fabrication costs for low power applications. It is important to ensure that the increased functionality and performance is not at the expense of decreased reliability, which can be ensured by meeting the requirements of international standards like ISO26262 for critical applications in the automotive and industrial settings. Semiconductor companies, to conform to these standards, are thus required to exhibit the capabilities for reliability estimation at the design conception stage most of which, currently, is done only after a digital circuit has been taped out. This work concentrates on Aging of standard cells and digital circuits with time under the influence of NBTI degradation mechanism for a wide range of Process, Voltage and Temperature (PVT) variations and aging compensation using backbiasing. One of the principal aims of this thesis is the establishment of a reliability analysis infrastructure consisting of software tools and gate level aging model in an industrial framework for failure rate estimation of digital circuits at the design conception stage for circuits developed using ST 28nm FDSOI technology

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Rahhal, Lama. "Analyse et modélisation des phénomènes de mismatch des transistors MOSFET avancées." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT061/document.

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Afin de réaliser correctement leur fonction, certains blocs analogiques ou numériques comme les miroirs de courant ou les SRAM, nécessitent des paires de transistors MOS électriquement identiques. Cependant, les dispositifs sur silicium, même appariés, subissent des variations locales aléatoires ce qui fait varier leurs performances électriques. Ce phénomène est connu sous le nom désappariement. L'objectif de cette thèse est de comprendre les causes physiques de ce désappariement, de le quantifier et de proposer des solutions pour le réduire. Dans ce contexte, quatre thèmes principaux sont développés. Le premier thème se focalise sur l'optimisation des méthodologies de mesures des phénomènes de désappariement. Une nouvelle méthode de mesure du désappariement de Vt et de β ainsi qu'un nouveau modèle de désappariement de ID sont proposés, analysés et appliqués à des données mesurées sur des technologies 28nm Bulk et FD SOI. Le second thème se concentre sur la caractérisation des différentes configurations de transistor MOS afin de proposer l'architecture optimale en fonction des applications visées. Ainsi, la possibilité de remplacer le LDEMOS par une configuration cascode est analysée en détail. Le troisième thème se focalise sur l'analyse et la modélisation des phénomènes de désappariement des transistors MOS avancés. Trois aspects sont analysés : 1) l'introduction du Ge dans le canal P des technologies 28nm BULK, 2) la suppression de la contribution de la grille sur le désappariement de Vt en utilisant la technologie 20 nm métal-Gate-Last 3) un descriptif des principaux contributeurs au désappariement de Vt, β et ID dans les technologies 28 et 14nm FD SOI. Le dernier thème traite du comportement du désappariement des transistors MOS après vieillissement. Un vieillissement NBTI a été appliqué sur des PMOS de la technologie 28nm FD SOI. Des modèles de comportement de Vt et de β en fonction du nombre de charges fixes ou d'états d'interfaces induits à l'interface Si/SiO2 ou dans l'oxyde sont proposés et analysés For correct operation, certain analog and digital circuits, such as current mirrors or SRAM, require pairs of MOS transistors that are electrically identical. Real devices, however, suffer from random local variations in the electrical parameters, a problem referred to as mismatch. The aim of this thesis is to understand the physical causes of mismatch, to quantify this phenomenon, and to propose solutions that enable to reduce its effects. In this context, four major areas are treated. The first one focuses on the optimization of mismatch measurement methodologies. A new technique for the measurement of Vt and β mismatch and an ID mismatch model are proposed, analyzed and applied to experimental data for 28 nm Bulk and FD SOI technologies. The second area focuses on the characterization of different configurations of MOS transistors in order to propose design architectures that are optimized for certain applications. Specifically, the possibility of replacing LDEMOS with transistors in cascode configuration is analyzed. The third area focuses on the analysis and modeling of mismatch phenomena in advanced Bulk and SOI transistors. Three aspects are analyzed: 1) the impact of the introduction of germanium in P channel of 28nm BULK transistors; 2) the elimination of the metal gate contribution to Vt mismatch by using 20nm Gate-last Bulk technology; 3) a descriptive study of the principal contributions to Vt, β and ID mismatch in 28 and 14 nm FD SOI technologies. The last area treats the mismatch trends with transistor aging. NBTI stress tests were applied to PMOS 28nm FD SOI transistors. Models of the Vt and β mismatch trends as a function of the induced interface traps and fixed charges at the Si/SiO2 interface and in the oxide were developed and discussed

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Vignetti, Matteo Maria. "Thermal simulations and design guidelines on multi-finger PAs based on 28nm FD-SOI technology." Thesis, KTH, Skolan för informations- och kommunikationsteknik (ICT), 2013. http://urn.kb.se/resolve?urn=urn:nbn:se:kth:diva-142677.

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Abstract:

The electrical performance of Silicon-On-Insulator (SOI) devices can be dramatically enhanced in terms of reduced parasitic capacitances, leakage current and power consumption. On the other hand, self-heating effects (SHE) are more pronounced than in a bulk device because of the buried oxide which limits power dissipation through the substrate. This issue is particularly important in the design of power amplifiers (PAs) for mobile applications where excellent RF performance is required while at the same time the current carrying capability of the devices have to be very high. In the present work the thermal behavior of multi-finger FDSOI-MOSFET power amplifiers has been investigated and thermal design guidelines have been proposed. Nano-scale thermal conduction and heat generation in nano-devices have been preliminarily studied in order to account for nano-scale effects. A finite element analysis model (FEA model) has been realized in the COMSOL multi-physics environment. Thermal simulations have been performed and the thermal behaviour of the simulated devices with respect to geometrical parameters has been studied. Based on the simulation results, thermal design guidelines have been proposed and a PA unit cell design has been presented. LVT device having a pitch p = 130nm has found to be the best choice for the design of a multifinger MOSFET power amplifier and it has been adopted as the core for the design of a unit cell. Such a unit cell has been used for the design of a power amplifier to be manufactured in the first tape-out for the Dynamic-ULP project.

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Kempf, Thibault. "Caractérisation et fiabilité des mémoires embarquées non volatiles pour les nœuds technologiques 40nm et 28nm." Electronic Thesis or Diss., Université Côte d'Azur (ComUE), 2019. http://www.theses.fr/2019AZUR4093.

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Abstract:

Les technologies mémoires 1.5Tr proposent des améliorations non négligeables en termes de performance et de fiabilité pour les microcontrôleurs visant les marchés florissants de l’automobile et de l’internet des objets. Dans cette thèse, une mémoire unique en son genre et innovante basé sur un transistor de sélection vertical et enterré et appelé « embedded Select Trench Memory » (eSTM) est présenté. Après un état de l'art concis, un chapitre est consacré à la présentation d'outils pour améliorer la caractérisation et l'analyse du transistor mémoire unitaire ou intégré dans une macrocell. Plus précisément des outils pour analyser les bitmaps des macrocell sont proposés afin d’évaluer et d'optimiser la fiabilité et la variabilité de la mémoire. Ces outils sont ensuite utilisés dans un chapitre sur la performance et la fiabilité intrinsèque de l'eSTM. Le mode de programmation résultant de la topologie de la cellule est décrit afin de comprendre les dépendances du mécanisme de programmation et les moyens de l'optimiser. L'amélioration de la fiabilité de l'oxyde tunnel est aussi étudié en tant que clé de la performance en cyclage et en rétention de l'eSTM. Enfin les limites et avantages de la miniaturisation de l'eSTM sont discutés. Dans le chapitre suivant, la variabilité extrinsèque de l'eSTM est étudiée sur la macrocell. Chacune des sources de variabilité est évaluée pour extraire leurs origines liées soit au procédé de fabrication ou au design du microcontrôleur. Ce chapitre se clot sur la relation entre la fiabilité et la variabilité de la cellule mémoire. L'importance de l'étude statistique par des moyens adéquates comme la macrocell est mise en valeur par le lien direct de cause à effet entre la variabilité et la fiabilité ce qui peut affecter la fiabilité du produit, et donc sa durée de vie ou son rendement Split-gate memory technologies propose non negligible improvement of the performance and reliability of embedded non-volatile memory in microcontroller products targeting growing market such as automotive or Internet of Things. In this thesis, a unique and innovative split-gate memory based on a trench select transistor, called embedded Select Trench Memory (eSTM) is presented. After a concise state of art, a chapter is devoted to the presentation of several tools to improve the characterization and analysis of the memory from single cell to testchip. Especially tools to analyze the testchip's bitmap are proposed for the memory reliability and variability evaluation and optimization. These methodologies are then deployed in a chapter focusing on the eSTM intrinsic performance and reliability. The unique programming scheme due to the cell topology is described to understand the dependency of the programming mechanisms and the way to improve it. Then the tunnel oxide reliability improvement is studied as a key to eSTM cycling and retention. Finally, the limitations and advantages of the eSTM shrinking are discussed. In the following chapter, the extrinsic variability of the eSTM is studied based on the testchip. Each sources of variability are outsourced, and studied to extract their root causes which are either process-related, or design/layout related. This chapter closes on the relation between the reliability weaknesses and the memory variability. It highlights the importance of statistics study through adapted device such as testchip and the causal connection between the variability and the reliability that can affect the product reliability, lifetime and yield

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Akbal, Madjid. "Effets d’antenne sur transistors FDSOI à film ultra mince issus de technologies 28nm et en deçà." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT012/document.

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Abstract:

Depuis ses débuts, l’industrie de la microélectronique s’est fixé comme objectif d’augmenter les performances et la densité des circuits, en suivant la loi de Moore. Ainsi, depuis la commercialisation du premier circuit en 1971, les industriels se sont atteler à miniaturiser les transistors, ce qui améliore automatiquement leurs performances. Cela dit, à partir du nœud 28nm, l’électrostatique est devenue très difficile à contrôler, et de nouvelles architectures de transistor, tel que le FDSOI est proposée par STMicroelectronics pour remédier à cette problématique. Les dégradations par effets d’antenne, qui apparaissent lors des procédés plasma, provoque la dégradation de l’oxyde de grille des composants, et peuvent ainsi induire la perte des avantages offerts par cette nouvelle technologie. Dans ce contexte, l’évaluation de l’impact de ce phénomène sur le comportement électrique des transistors en technologie FDSOI est clé. Cela représente l’objectif principal de cette thèse. Tout d’abord, un protocole expérimental a été défini, basé sur des techniques de caractérisation des procédés plasma (structures d’antenne), et sur la caractérisation de la dégradation de l’oxyde de grille. Ensuite, un nouveau mode d’écoulement des charges durant les étapes plasma, spécifique à cette nouvelle technologie est proposé. Le comportement des principaux mécanismes de dégradation par effet d’antenne est aussi investigué. Le premier, est lié à la nonuniformité locale du plasma entre les nœuds du transistor, qui induit des dégradations de type porteurs chauds. Le second, est lié à la topographie des antennes, qui cause des effets d’ombrage électronique, et donc des déséquilibre en courant entre les nœuds du transistor. Enfin, un modèle basé sur un simulateur de circuit ELDO ®, et qui permet de reproduire le comportement de ce phénomène dans la technologie FDSOI est proposé. Ce dernier tient compte des caractéristiques des structures d’antenne ainsi que des paramètres plasma. Diverses solutions sont par la suite proposées pour réduire les tensions d’antenne, basées notamment sur des simulations modèles pour optimiser les paramètres des procédés plasma. Des solutions de prévention dès la conception des circuits sont aussi proposées Since its beginning, the microelectronic industry is aiming to increase the circuits performance and density, following Moore’s law. Hence, since the commercialization of the first circuit in 1971, the industry focuses on the transistor dimensions reduction, which improve the device performances. But, starting from the 28nm technological node, the electrostatic has become very difficult to control, and new device structure, such as the FDSOI, is proposed by STMicroelectronics to resolve this issue. The antenna effects, which occur during plasma processes, induce gate oxide damages, which can lead to the loss of those new technology benefits. In this context, the analysis of this phenomenon on the electrical behavior of FDSOI devices is key. This is the main objective of this work. First, an experimental protocol is defined, based on plasma processes characterization technique (antenna structures), and gate oxide damage characterization. Then, a charging flow mode specific to this new technology is proposed. The mechanisms linked to the antenna damages are also investigated. The first mechanism is linked to the plasma local nonuniformity between the device nodes, which induces a stress mode similar to hot carrier injection. The second mechanism is related to the antenna topography, which generates electron shading effect, thus promoting an electrical imbalance between the device nodes. Finally, a model based on the simulator circuit ELDO ®, which allows reproducing the behavior of this phenomenon on the FDSOI technology is proposed. This model takes into account the antenna structure characteristics and the plasma parameters. Based on the model simulations, various solutions to reduce the antenna voltages are proposed. Prevention rules during the circuit design were also proposed and implemented

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Hesse, Marjorie. "Développement de nouvelles architectures mémoires non-volatiles embarquées pour les plateformes technologiques avancées 40nm et 28nm." Thesis, Université Côte d'Azur (ComUE), 2019. http://www.theses.fr/2019AZUR4069.

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Abstract:

Les applications avancées à base de microcontrôleurs couvrent de multiples domaines. L’accroissement du champ d’application des microcontrôleurs s’accompagne d’une augmentation de la puissance consommée qui limite l’autonomie des systèmes nomades. L’avancée technologique vers des plateformes CMOS à ultra basse consommation est un défi majeur pour répondre aux exigences des marchés nomades et autres applications émergentes avec mémoires non volatiles embarquées. Ces mémoires sont en constante évolution, notamment par la diminution de leur dimension vers des nœuds technologiques avancés comme le 40nm et le 28nm. Dans cette thèse, nous présenterons une mémoire non volatile innovante appelée eSTM (embedded Select Trench Memory). Cette cellule possède un transistor mémoire et un transistor de sélection vertical. Ce dernier est un atout essentiel pour l’optimisation de la consommation de la cellule. Son architecture permet d’obtenir une mémoire du type 2T en minimisant la surface occupée. L’objectif de cette thèse est d’étudier cette cellule développée sur une plateforme technologique 40nm et d’identifier les différentes problématiques liées à la miniaturisation vers le nœud technologique 28nm. A travers la modélisation, la caractérisation électrique et les calculs théoriques, nous verrons qu’il est possible de trouver des solutions d’intégration notamment avec l’adaptation des divers implants et des dimensionnels du transistor mémoire. La réduction des paramètres dimensionnels peut engendrer de nouvelles architectures, comme la cellule à recouvrement. Cette optimisation de la cellule eSTM fera également l’objet de ces travaux de thèse Advanced applications based on microcontrollers cover multiple domains. The increase of the field of microcontrollers application is accompanied by a growth of the power consumption. This is a limit of the autonomy of nomadic systems. The technological advance towards ultra-low-consumption CMOS platforms is a major challenge to the requirements of mobile markets and other emerging applications with embedded non-volatile memories. These memories are constantly evolving, particularly by the size shrinking to advanced technological nodes such as 40nm and 28nm. In this thesis, we will present an innovative non-volatile memory called eSTM (embedded Select Trench Memory). This cell possesses a memory transistor and a vertical select transistor. The select transistor is essential to the optimization of the cell consumption. This memory constitutes a 2T architecture with a reduction of area. The objective of this thesis is to study this cell developed on a 40nm technological platform. We will identify the various problems related to miniaturization towards the 28nm technological node. Through the modelling, the electrical characterization and the theoretical calculations, we will see that it is possible to find solutions as the adaptation of the various implants and the dimensions of the memory transistor. This optimization of the eSTM cell will also be the subject of this thesis work

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Daubriac, Richard. "Caractérisation de techniques d'implantations ioniques alternatives pour l'optimisation du module source-drain de la technologie FDSOI 28nm." Thesis, Toulouse, INSA, 2018. http://www.theses.fr/2018ISAT0031/document.

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Abstract:

Durant ces dernières années, l’apparition de nouvelles architectures (FDSOI, FinFETs ou NW-FETs) et l’utilisation de nouveaux matériaux (notamment SiGe) ont permis de repousser les limites des performances des dispositifs MOS et de contourner l’effet canal court inhérent à la miniaturisation des composants. Cependant, pour toutes ces nouvelles architectures, la résistance de contact se dégrade au fil des nœuds technologiques. Celle-ci dépend fortement de deux paramètres physiques : la concentration de dopants actifs proches de la surface du semi-conducteur et de la hauteur de barrière Schottky du contact siliciuré. De multiples procédés avancés ont été proposé pour améliorer ces deux paramètres physiques (pré-amorphisation, recuit laser, ségrégation de dopants, etc…). Afin d’optimiser les conditions expérimentales de ces nouvelles techniques de fabrication, il est primordial de pouvoir caractériser avec fiabilité leur impact sur les deux grandeurs physiques citées. Dans le cadre de cette thèse, deux thématiques dédiées à l’étude de chacun des paramètres sont abordées, explicitant les méthodes de caractérisation développées ainsi que des exemples concrets d’applications. La première partie concerne l’étude de la concentration de dopants actifs proches de la surface du semi-conducteur. Dans cet axe, nous avons mis en place une méthode d’Effet Hall Différentiel (DHE). Cette technique combine gravures successives et mesures par effet Hall conventionnel afin d’obtenir le profil de concentration de dopants actifs en fonction de la profondeur. Nous avons développé et validé une méthode de gravure chimique et de mesure électrique pour des couches ultra-minces de SiGe et de Si dopées. Les profils de concentration générés ont une résolution en profondeur inférieure à 1 nm et ont permis d’étudier de façon approfondie dans les premiers nanomètres proches de la surface de couches fabriquées grâce à des techniques d’implantation et de recuit avancées comme par exemple, la croissance en phase solide activée par recuit laser. La deuxième partie porte sur la mesure de hauteurs de barrière Schottky pour des contacts siliciurés. Durant cette étude, nous avons transféré une technique se basant sur des diodes en tête bêche pour caractériser l’impact de la ségrégation de différentes espèces à l’interface siliciure/semi-conducteur sur la hauteur de barrière Schottky d’un contact en siliciure de platine. Cette méthode de mesure associée à des simulations physiques a permis d’une part, d’extrairer avec fiabilité des hauteurs de barrières avec une précision de 10meV et d’autre part, d’effectuer une sélection des meilleures conditions de ségrégation de dopants pour la réduction de la hauteur de barrière Schottky. Pour conclure, ce projet a rendu possible le développement de méthodes de caractérisation pour l’étude de matériaux utilisés en nanoélectronique. De plus, nous avons pu apporter des éclaircissements concernant l’impact de techniques d’implantation ionique alternatives sur des couches de Si et SiGe ultrafines, et ce, dans le but de réduire la résistance de contact entre siliciure et semi-conducteur dans le module source-drain de transistors ultimes During the past few decades, the emergence of new architectures (FDSOI, FinFETs or NW-FETs) and the use of new materials (like silicon/germanium alloys) allowed to go further in MOS devices scaling by solving short channel effect issues. However, new architectures suffer from contact resistance degradation with size reduction. This resistance strongly depends on two parameters: the active dopant concentration close to the semi-conductor surface and the Schottky barrier height of the silicide contact. Many solutions have been proposed to improve both of these physical parameters: pre-amorphisation, laser annealing, dopant segregation and others. In order to optimize the experimental conditions of these fabrication techniques, it is mandatory to measure precisely and reliably their impact on cited parameters.Within the scope of this thesis, two parts are dedicated to each lever of the contact resistance, each time precising the developed characterization method and concrete application studies. The first part concerns the study of the active dopant concentration close to the semi-conductor surface. In this axis, we developed a Differential Hall Effet method (DHE) which can provide accurate depth profiles of active dopant concentration combining successive etching processes and conventional Hall Effect measurements. To do so, we validated layer chemical etching and precise electrical characterization method for doped Si and SiGe. Obtained generated profiles have a sub-1nm resolution and allowed to scan the first few nanometers of layers fabricated by advanced ion implantation and annealing techniques, like solid-phase epitaxy regrowth activated by laser annealing. In the second part, we focused on the measurement of Schottky barrier height of platinum silicide contact. We transferred a characterization method based on back-to-back diodes structure to measure platinum silicide contacts with different dopant segregation conditions. The electrical measurements were then fitted with physical models to extract Schottky barrier height with a precision of about 10meV. This combination between measurements and simulations allowed to point out the best ion implantation and annealing conditions for Schottky barrier height reduction.To conclude, thanks to this project, we developed highly sensitive characterization methods for nanoelectronics application. Moreover, we brought several clarifications on the impact of alternative ion implantation and annealing processes on Si and SiGe ultra-thin layers in the perspective of contact resistance reduction in FDSOI source-drain module

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Belfiore, Guido, Laszlo Szilagyi, Ronny Henker, and Frank Ellinger. "Low power laser driver design in 28nm CMOS for on-chip and chip-to-chip optical interconnect." SPIE, 2015. https://tud.qucosa.de/id/qucosa%3A34801.

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Abstract:

This paper discusses the challenges and the trade-offs in the design of laser drivers for very-short distance optical communications. A prototype integrated circuit is designed and fabricated in 28 nm super-low-power CMOS technology. The power consumption of the transmitter is 17.2 mW excluding the VCSEL that in our test has a DC power consumption of 10 mW. The active area of the driver is only 0.0045 mm². The driver can achieve an error-free (<BER < 10^12) electrical data-rate of 25 Gbit/s using a pseudo random bit sequence of 2^7-1. When the driver is connected to the VCSEL module an open optical eye is reported at 15 Gbit/s. In the tested bias point the VCSEL module has a measured bandwidth of 10.7 GHz.

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Rostand, Neil. "Modélisation compacte de l'effet des radiations naturelles des dispositifs sub-28nm pour des applications automobiles et aéronautiques." Thesis, Toulouse, ISAE, 2019. http://www.theses.fr/2019ESAE0035.

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Abstract:

L’objectif de cette thèse était le développement de modèles SET (Single Event Transient) et TID (Total Ionizing Dose) pour les MOSFETs de technologies fortement intégrées, reposant notamment sur la technologie SOI. Ces modèles devaient respecter les standards de la modélisation compacte afin d’assurer leur utilisation dans les simulateurs de circuits SPICE (ELDO, SPECTRE, PSPICE …) tout en assurant la justesse du contenu physique. Le langage d’implémentation est alors le Verilog-A. En 1A, l’investigation physique des SET a été effectuée à l’aide de simulations TCAD. Cette tâche a supporté le développement d’un premier modèle physique SET (validé par la TCAD) adapté aux technologies BULK.En 2A, le modèle physique a été rendu compact et implémenté en Verilog-A. Ce travail a nécessité le développement d’une méthode d’implémentation faisant appel à la considération d’un circuit électrique équivalent au phénomène SET. Le modèle ainsi implémenté en SPICE a été capable de prédire l’occurrence de SEUs (Single Event Upset) dans les mémoires et des erreurs plus fonctionnelles dans les registres à décalage. En parallèle, l’investigation physique du TID a été effectuée à l’aide simulations TCAD. Par ailleurs, les effets TID ont été modélisés et implémentés dans le modèle standard compact LETI – UTSOI décrivant le fonctionnement des transistors FDSOI. Le modèle a été validé à l’aide de simulations TCAD et a été utilisé pour extraire les paramètres TID sur des MOSFETs FDSOI irradiés au CEA/DAM.En 3A, un modèle compact SET pour technologies fortement intégrées (reposant sur la technologie SOI) a été développé. Ce modèle prend en compte l’amplification bipolaire inhérente à ce type de structure ainsi que la morphologie 3D de la charge générée par la particule ionisante. Des validations TCAD de ce modèle ont été effectuées. Par ailleurs, ce modèle SET a été interfacé avec le simulateur multi-physiques MUSCA SEP3 afin d’estimer le risque SEE sur des matrices mémoires FDSOI. L’apport du modèle SET a été mis en évidence dans la fiabilité de cette estimation The purpose of the PhD was to develop "Single Event Transient"(SET) and "Total Ionizing Dose" (TID) models for sub-28nm MOS technologies. These models have been developed according to standards of compact modeling in order to be used into SPICE simulators (ELDO, SPECTRE, PSPICE ...) while main physical features are taken into account. The implementation has been done in Verilog-A langage.During the first year, SET physical investigation has been done performing TCAD simulations. It supported model development of SET applied to BULK technologies. During the second year, this model has been turned into a compact model and implemented in Verilog-A, which required the development of an implementation method involving equivalent electrical circuit. The resulting model has been able to predict "Single Event Upsets" (SEUs) in memories and functional errors in shift registers. Moreover, physical investigation of TID has been performed through TCAD simulations of FDSOI MOSFETs. TID effects have been included into standard FDSOI transistor model LETI-UTSOI. The model has been validated through TCAD simulations and has been used to extract TID parameters on experimental devices irradiated in CEA/DAM. The third year has been partly dedicated to SET model development for very integrated technologies (relying on SOI technology).This model takes bipolar amplification into account as well as 3D charge deposit morphology induced by the ionizing particle. TCAD validations have been performed in order to validate the model. Moreover, this model has been included into multi-physics simulator MUSCA SEP3 in order to assess SEE risk in FDSOI memory matrix. it has been found that the physical features the model is able to model can influence reliability of this assessment

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Fagot, Jean-Jacques. "Développement de nouvelles architectures de sélecteurs pour mémoires non-volatiles embarquées dans des plateformes technologiques avancées 28nm." Electronic Thesis or Diss., Aix-Marseille, 2019. http://www.theses.fr/2019AIXM0608.

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Abstract:

Avec la miniaturisation des composants et des technologies toujours plus agressives en termes de dimensions, les mémoires flash font face à des problèmes d’intégration de plus en plus complexes, engendrant des coûts élevés, notamment en 28nm FD-SOI et au-delà. Le marché des mémoires intégrées non-volatiles s’oriente donc vers des solutions novatrices en plein développement, plus attractives en termes de coûts et offrant une grande marge d’évolution. On retrouve notamment les mémoires ma-gnétiques (MRAM), résistives (RRAM) ou encore à changement de phase (PCM). Cependant, la compétitivité de ces mémoires étant directement liée à leur taille et leur coût, l’un des défis majeurs est l’intégration d’un sélecteur à la fois compact, per-formant et peu coûteux. L’entreprise STMicroelectronics, partenaire de cette thèse, a choisi de s’orienter vers les mémoires de type PCM. Les sélecteurs sont des com-posants critiques dans le fonctionnement de ce type de mémoires. Dans ce contexte, les travaux de cette thèse s’articulent autour de trois types de sélecteurs pour mé-moires PCM : le transistor MOS, la diode, et le transistor bipolaire. Chacun de ces sélecteurs possède ses avantages et ses inconvénients. Le fonctionnement et l’intégration en technologie 28nm FD-SOI de ces sélecteurs est étudié, développé, puis caractérisé, et enfin des axes d’améliorations potentiels sont proposés dans chaque partie With the miniaturization of components and technologies ever more aggressive in terms of dimensions, flash memory face increasingly complex integration problems, generating high costs, especially in 28nm FD-SOI and beyond. The non-volatile integrated memory market is therefore moving towards innovative solutions in full development, more attractive in terms of costs and offering a large margin of evolution. We find, in particular, magnetic (MRAM), resistive (RRAM) and phase change (PCM) memories. However, the competitiveness of these memories being directly related to their size and cost, one of the major challenges is the integration of a selector at the same time compact, performing and inexpensive. The company STMicroelectronics, partner of this thesis, chose to move towards PCM type memories. The selectors are critical components in the operation of this type of memory. In this context, the work of this thesis revolves around three types of selectors for PCM memories: the MOS transistor, the diode, and the bipolar transistor. Each of these selectors has its advantages and disadvantages. The operation and integration in 28nm FD-SOI technology of these selectors is studied, developed, then characterized, and finally, potential improvement axes are proposed in each part

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Dobri, Adam. "Mémoires embarquées non volatiles à grille flottante : challenges technologiques et physiques pour l’augmentation des performances vers le noeud 28nm." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT030/document.

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Abstract:

Les mémoires flash sont intégrées dans presque tous les aspects de la vie moderne car leurs uns et zéros représentent les données stockées sur les cartes à puce et dans les capteurs qui nous entourent. Dans les mémoires flash à grille flottante ces données sont représentées par la quantité de charge stockée sur une grille en poly-Si, isolée par un oxyde tunnel et un diélectrique entre grilles (IGD). Au fur et à mesure que les chercheurs et les ingénieurs de l'industrie microélectronique poussent continuellement les limites de mise à l'échelle, la capacité des dispositifs à contenir leurs informations risque de devenir compromise. Même la perte d'un électron par jour est trop élevée et entraînerait l'absence de conservation des données pendant dix ans. Étant trop faibles, les courants de fuite sont impossible à mesurer directement. Cette thèse présente une nouvelle méthode, la séparation du stress aux oxydes (OSS), pour mesurer ces courants en suivant les changements de la tension de seuil de la cellule flash. La nouveauté de la technique est que les conditions de polarisation sont sélectionnées afin que le stress se produise entièrement dans l'IGD, permettant la reconstruction d'une courbe IV de l'IGD à des tensions faibles. Cette thèse décrit également les changements de processus nécessaires pour intégrer la première mémoire flash embarquée de 40 nm basée sur un IGD d'alumine, en remplacement du SiO2/ Si3N4/SiO2 standard. L'intérêt pour les matériaux high-k vient de la motivation de créer un IGD qui est électriquement mince pour augmenter le couplage tout en étant physiquement épais pour bloquer le transport de charge. Comme la flash intégrée au noeud de 40 nm se rapproche de la production, l'approche à prendre dans les nœuds futurs doit également être discutée. Cela fournit la motivation pour le chapitre final de la thèse qui traite de la co-intégration des différents IGD avec des dispositifs logiques ayant les gilles « high-k metal » nécessaires à 28 nm et au-delà Flash memory circuits are embedded in almost every aspect of modern life as their ones and zeros represent the data that is stored on smart cards and in the sensors around us. In floating gate flash memories this data is represented by the amount of charge stored on a poly-Si gate, isolated by a tunneling oxide and an Inter Gate Dielectric (IGD). As the microelectronics industry’s researchers and engineering continuously push the scaling limits, the ability of the devices to hold their information may become compromised. Even the loss of one electron per day is too much and would result in the failure to retain the data for ten years. At such low current densities, the direct measurement of the leakage current is impossible. This thesis presents a new way, Oxide Stress Separation, to measure these currents by following the changes in the threshold voltage of the flash cell. The novelty of the technique is that the biasing conditions are selected such that the stress occurs entirely in the IGD, allowing for the reconstruction of an IV curve of the IGD at low biases. This thesis also describes the process changes necessary to integrate the world’s first 40 nm embedded flash based on an alumina IGD, in replacement of the standard SiO2/Si3N4/SiO2. The interest in high-k materials comes from the motivation to make an IGD that is electrically thin to increase coupling while being physically thick to block charge transport. As embedded flash at the 40 nm node nears production, the approach to be taken in future nodes must also be discussed. This provides the motivation for the final chapter of the thesis which discusses the co-integration of the different IGDs with logic devices having the high-k metal gates necessary at 28 nm and beyond

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González, Santos Ángel de Dios. "Circuits de traitement de signal numérique en temps continu ultra-faible consommation en technologie 28nm FDSOI pour applications audio." Thesis, Lille 1, 2020. http://www.theses.fr/2020LIL1I047.

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Abstract:

L’objectif de ce travail c’est l’étude et développement d’un système d’extraction des caractéristiques en utilisant techniques de traitement de signal en temps continu, afin de mitiger les inconvénients des implémentations existants basées en techniques analogiques et numériques conventionnelles, d’un système toujours en veille pour l’Internet des Objets. La cible est l’extraction du contenu spectral d’un signal audio en utilisant une nouvelle architecture basée en une cascade configurable de filtres à réponse impulsionnelle fini en temps continu. Un schéma efficace pour cascader des filtres est obtenu grâce aux techniques proposées pour l’élimination des glitches et du codage delta. Par ailleurs, ce travail introduit une fonction en temps continu pour estimer la puissance instantanée dans des bandes de fréquences sélectionnées et construire un spectrogramme à la sortie. Le système proposé à 12-bandes fréquentielles a été validée par des simulations comportementales. L’élément clé pour l’implémentation de ce système est un élément de délai numérique. Un nouveau élément de retard a été conçu et fabriquée en technologie 28 nm FDSOI et atteints une plage de délai record entre 30 ns et 97 µs avec une consommation de puissance de 15fJ/événement. En extrapolant ce résultat, le système proposé atteints une consommation approximée de 2.85 µW lors du traitement d’un signal vocal produit par une femme, tandis que la consommation statique est autours de 100 nW dans les périodes où il n’y a pas d’activité. Donc, la performance en termes de consommation moyenne d’énergie de ce système surpasse celle des implémentations dans l’état de l’art The focus of this work is the study and development of a feature extraction system using Continuous-Time Digital Signal Processing (CT DSP) techniques, to mitigate the drawbacks of existing implementations based on traditional analog and digital solutions of always-on monitoring sensors for the Internet of Things (IoT). The target is to extract the spectral content of an audio signal using a novel architecture based on a cascade of configurable CT DSP Finite Impulse Response (FIR) filters. An efficient cascade scheme is enabled by the proposed glitch elimination and delta encoding techniques. Additionally, this work introduces a CT function to estimate the instantaneous power within selected frequency bands to build an output spectrogram. The proposed 12-band system has been validated using behavioral simulations. The key element for the implementation of this system is the digital delay element. A new delay element has been designed and fabricated in 28nm FDSOI technology and achieves a record tuning range from 30 ns to 97 µs with a power consumption of 15 fJ/event. By extrapolating this result, the system would have an overall peak power consumption of 2.85 µW when processing typical female speech, while consuming approximately 100 nW when no events are generated. Thus, the average system power consumption outperforms state-of-the-art feature extraction circuits

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Lecocq, Tristan. "Conception d'amplificateurs de puissance en technologie 130nm CMOS SOI et 28nm FD SOI pour des applications 5G NB-IoT." Electronic Thesis or Diss., Bordeaux, 2023. http://www.theses.fr/2023BORD0499.

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Abstract:

Le développement de la 5G ouvre de nouvelles possibilités pour des applications liées à l'Internet des objets. Dans l'objectif de multiplier la densité d'objets connectés, le développement de nouveaux protocoles de communication est nécessaire. Ainsi, ce nouveau standard, le NB-IoT, impose de concevoir des émetteurs-récepteurs à faible coût pour un déploiement à grande échelle. L'utilisation de technologies CMOS SOI est idéale pour une telle application, car elles sont plus performantes que les technologies CMOS pour un coût similaire. La conception de PAs en technologie CMOS SOI reste cependant un défi en raison des fortes puissances de sortie requises. De plus, les applications IoT nécessitent la conception de PAs à fort rendement, ce qui dégrade la linéarité de l'amplificateur. Enfin, les bandes NB-IoT étant réparties sur tout le spectre des fréquences sub-6 GHz, un amplificateur large bande est préférable.Pour répondre à ces contraintes, les travaux de thèse réalisés sont orientés sur la conception de PAs à forte puissance et haut rendement en technologie CMOS SOI avec une approche large bande. Deux technologies sont étudiées, la 28nm FDSOI et la 130nm PDSOI, afin de cibler les forces et limitations de chacune d'elles pour une application NB-IoT. Quatre amplificateurs de puissance et un circuit co-intégré sont présentés au cours du manuscrit. Dans un premier temps, deux amplificateurs en 28nm FDSOI sont détaillés, dont un PA Doherty à base de coupleurs hybrides sur charge capacitive avec amélioration de l'OCP1 par polarisation adaptative reconfigurable. Ensuite, un amplificateur de puissance pseudo-différentiel à transformateurs large bande suivi d'un amplificateur de type balun-actif ultra-large bande (50MHz - 2,3GHz) en 130nm PDSOI sont présentés. Pour finir, la co-intégration du PA pseudo-différentiel avec un commutateur d'antenne et l'étude de la faisabilité d'un tel circuit pour une application NB-IoT sont discutées The development of 5G opens up new possibilities for applications related to the Internet of Things. With the objective of increasing the density of connected objects, the development of new communication protocols is necessary. This new standard, NB-IoT, requires the design of low-cost transceivers for large-scale deployment. The use of CMOS SOI technologies is ideal for such an application, as they offer higher performance than CMOS technologies at a similar cost. However, the design of PAs in SOI CMOS technology remains a challenge due to the high output power required. In addition, IoT applications require the design of high-efficiency PAs, which degrade amplifier linearity. Finally, as the NB-IoT bands are spread over the entire sub-6 GHz frequency spectrum, a broadband amplifier is preferable.To address these constraints, the thesis work focuses on the design of high-power, high-efficiency PAs in CMOS SOI technology with a broadband approach. Two technologies are investigated, 28nm FDSOI and 130nm PDSOI, in order to identify the strengths and limitations of each for NB-IoT applications. Four power amplifiers and one co-integrated circuit are presented in the scope of the manuscript. First, two 28nm FDSOI amplifiers are detailed, including a PA Doherty based on hybrid couplers on capacitive load with OCP1 enhancement by reconfigurable adaptive bias. Next, a pseudo-differential power amplifier with broadband transformers is presented, followed by an ultra-broadband (50 MHz - 2.3 GHz) active-balun amplifier in 130nm PDSOI. Finally, the co-integration of the pseudo-differential PA with an antenna switch and the feasibility study of such a circuit for an NB-IoT application are discussed

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Bernard, Sébastien. "Bascules à impulsion robustes en technologie 28nm FDSOI pour circuits numériques basse consommation à très large gamme de tension d'alimentation." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT071/document.

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Abstract:

Avec l'explosion du marché des applications portables et le paradigme de l'Internet des objets, la demande pour les circuits à très haute efficacité énergétique ne cesse de croître. Afin de repousser les limites de la loi de Moore, une nouvelle technologie est apparue très récemment dans les procédés industriels afin de remplacer la technologie en substrat massif ; elle est nommée fully-depleted silicon on insulator ou FDSOI. Dans les circuits numériques synchrones modernes, une grande portion de la consommation totale du circuit provient de l'arbre d'horloge, et en particulier son extrémité : les bascules. Dès lors, l'architecture adéquate de bascules est un choix crucial pour atteindre les contraintes de vitesse et d'énergie des applications basse-consommation. Après un large aperçu de l'état de l'art, les bascules à impulsion explicite sont reconnues les plus prometteuses pour les systèmes demandant une haute performance et une basse consommation. Cependant, cette architecture est pour l'instant fortement utilisée dans les circuits à haute performance et pratiquement absente des circuits à basse tension d'alimentation, principalement à cause de sa faible robustesse face aux variations.Dans ce travail, la conception d'architecture de bascule à impulsion explicite est étudiée dans le but d'améliorer la robustesse et l'efficacité énergétique. Un large panel d'architectures de bascule, avec les fonctions reset et scan, a été comparé dans le domaine énergie-délais, à haute et basse tension d'alimentation, grâce à une méthodologie de dimensionnement des transistors. Il a été montré que la technique dite de « back bias », l'un des principaux avantages de la technologie FDSOI, permettait des meilleures performances en énergie et délais que la méthodologie de dimensionnement. Ensuite, comme le générateur d'impulsion est la principale raison de dysfonctionnement, nous avons proposé une nouvelle architecture qui permet un très bon compromis entre robustesse à faible tension et consommation énergétique. Une topologie de bascule à impulsion explicite a été choisie pour être implémentée dans un banc de registres et, comparé aux bascules maître-esclave, elle présente une plus grande vitesse, une plus faible consommation énergétique et une plus petite surface The explosion market of the mobile application and the paradigm of the Internet of Things lead to a huge demand for energy-efficient systems. To overcome the limit of Moore's law due to bulk technology, a new transistor technology has appeared recently in industrial process: the fully-depleted silicon on insulator, or FDSOI.In modern ASIC designs, a large portion of the total power consumption is due to the leaves of the clock tree: the flip-flops. Therefore, the appropriate flip-flop architecture is a major choice to reach the speed and energy constraints of mobile and ultra-low power applications. After a thorough overview of the literature, the explicit pulse-triggered flip-flop topology is pointed out as a very interesting flip-flop architecture for high-speed and low-power systems. However, it is today only used in high-performances circuits mainly because of its poor robustness at ultra-low voltage.In this work, explicit pulse-triggered flip-flops architecture design is developed and studied in order to improve their robustness and their energy-efficiency. A large comparison of resettable and scannable latch architecture is performed in the energy-delay domain by modifying the sizing of the transistors, both at nominal and ultra-low voltage. Then, it is shown that the back biasing technique allowed by the FDSOI technology provides better energy and delay performances than the sizing methodology. As the pulse generator is the main cause of functional failure, we proposed a new architecture which provides both a good robustness at ultra-low voltage and an energy efficiency. A selected topology of explicit pulse-triggered flip-flop was implemented in a 16x32b register file which exhibits better speed, energy consumption and area performances than a version with master-slave flip-flops, mainly thanks to the sharing of the pulse generator over several latches

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Simiz, Jean-Gabriel. "Approche holistique du contrôle du focus en photolithographie 193nm immersion pour les niveaux critiques en 28nm et 14nm FD-SOI." Thesis, Lyon, 2016. http://www.theses.fr/2016LYSES059/document.

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Abstract:

La complexification des intégrations sur les puces électroniques et la course à la miniaturisation sont les deux moteurs actuels de la microélectronique. Les limites optiques de la lithographie sont déjà atteintes depuis longtemps. Ainsi, la fabrication doit aussi être contrôlée de plus en plus étroitement afin d’éviter des variabilités qui nuiraient au bon fonctionnement du produit. Cette thèse présente une approche holistique du contrôle d’un des paramètres les plus importants de la photolithographie : le focus. Celui-ci est directement lié à la qualité de l’image transférée dans la résine photosensible pendant l’exposition. Son contrôle est donc primordial. Les sources de variabilités du focus sur le wafer sont multiples et diverses mais le cas particulier de la topographie du substrat a été privilégié dans cette étude. L’approche holistique de cet effet en particulier a conduit à l’utilisation d’outils de « data mining » telle la régression par la méthode des moindres carrés partiels qui a permis de pointer les principales causes de cette topographie, de créer un modèle prédictif de la topologie mais aussi d’évaluer des solutions d’améliorations comme l’amélioration des corrections qu’effectue le scanner permettant un meilleur contrôle généralisé de toutes les technologies sans toutefois changer l’intégration et le design ou encore la mise en place d’une méthode qui permet d’évaluer les erreurs de focus sur le wafer sans pour autant avoir recours à des mesures intensives sur silicium. D’autres solutions permettent de corriger les facteurs de risques à la source en modifiant le design afin de limiter la formation de la topologie de surface The increasing complexity in chip integration (co-integration, increasing diversity of matérials…) and the race to dimension shrinkage are the two main drivers of research in microelectronics today. The optical limitations of lithography have been reached some years ago so that double patterning is now a typical process flow in production and helps reducing pattern size and increasing design density. Because of these, the manufacturing itself needs to be more tightly controlled in order to avoid marginalities. Which will affect the chip operation. The cross-effects between these elements are more numerous and their ratio in the total budget is larger whereas the needs for tighter process control are rising. This thesis presents a holistic approach of the control of one of the main parameters for photolithography: focus. It is directly linked to the quality of the image transferred into the photoresist during exposure. Its control is then essential. Variability sources for focus are manifold and diverse: laser, mask, optical column, servo-controllers, wafer flatness, integration, design, substrate reflectivity, material quality etc. All these are added to each other, leading to the creation of defects which can be catastrophic such as shorts. The first objective of this work was to show current challenges raised by STMicroelectronics new technologies, specifically photolithography-wise and focus-wise. A budget breakdown of two critical processes (Metal line patterning in 28nm FD-SOI and Contact patterning for 14nm FD-SOI) has been established which gives the impact of every effect. The product layout effects were evaluated to represent up to 20% of the complete budget and 50% of its intra-chip component. Topography contributes to a large part of these effects and offline measurements showed up to 32nm 3s of height variation in a single field. This may lead to local defocuses of the same order of magnitude. The usable depth of field being about 60 to 70nm for the studied layers, it is clear that focus control is really tight here. The holistic approach of topology leaded to the use of data mining tooling as PLS regression (Partial least Square). It allowed the highlighting of main causes of topography, the creation of a predictive model of topology and the evaluation of several improvement solutions. One may distinguish “palliative” and “curative” solutions. In the first category, on may put scanner levelling improvements which might be effective for every technology without any modification to make on integration and design. The emulated wafer map methodology providing on-product focus non-uniformities without any measurements is also a solution for investigation. “Curative” solutions may concern the mitigation of risk factors by modifying the design topography built-up main factors

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Marin, Răzvan-Cristian. "Transmetteurs radiofréquences numériques fortement parallélisés avec amplificateur de puissance commuté et filtre de bande embarqués en technologie 28nm FD-SOI CMOS." Thesis, Lille 1, 2017. http://www.theses.fr/2017LIL10100/document.

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Abstract:

Le présent travail de thèse porte sur l’étude, la conception et la démonstration d'émetteurs entièrement numériques, ciblant des standards de communication avancés pour les applications mobiles dans le cadre de l’Internet des Objets (IoT). Les innovations clés sont le modulateur Delta-Sigma (DSM) entrelacé et un amplificateur de puissance à réponse impulsionnelle finie (FIR-PA) basé sur une structure efficace à capacités commutées (SC). Le block FIR-PA utilise uniquement des inverseurs CMOS et des condensateurs dans une configuration SC, ce qui est entièrement compatible avec les nœuds technologiques CMOS avancés. Le prototype est implémenté dans une technologie 28nm FD-SOI CMOS avec 10 couches métalliques et un contrôle amélioré de la tension du substrat. L'émetteur RF numérique atteint un nombre de bits effectif de 13.5 dans la bande de signal utile et est compatible avec le standard LTE 900 MHz. Le circuit consomme 35 mW à une puissance de sortie maximale de 2.9 dBm et une alimentation de 1 V. Par rapport à l'état de l'art, à des niveaux de puissance de sortie similaires, le FIR-PA consomme 7 fois moins qu'un DAC 10-bit intégrant des modulateurs delta-sigma et 25% moins qu’un DAC résistif 12-bit. La surface active totale est de 0.047 mm2, soit 4 fois moins que le plus petit circuit publié précédemment. Par conséquent, ce travail se distingue par une faible consommation d'énergie grâce à la l’architecture 1-bit combinée au filtrage de bande et par la surface réduite obtenue par l’intégration efficace des cellules du FIR-PA. Il démontre la transition de l’émetteur analogique traditionnel à l’émetteur numérique intégré ciblant l'avenir des applications mobiles The present PhD work covers the study, design and demonstration of all-digital transmitters targeting advanced communication standards for mobile applications in the frame of the Internet of Things (IoT). Key innovations are time-interleaved Delta-Sigma modulators (DSM) and a power and area-efficient switched-capacitor (SC) finite impulse response power amplifier (FIR-PA). The common FIR-PA block uses exclusively inverters and capacitors in a switched-capacitor configuration, thus being fully compatible with advanced CMOS technology nodes. The prototype is integrated in 28nm FD‐SOI CMOS technology with 10 metal layers and body biasing fine-tuning features. The proposed digital RF transmitter achieves 13.5 in‐band effective number of bits and is 900 MHz LTE‐compliant. The overall power consumption is 35 mW at 2.9 dBm peak output power and 1V supply. With respect to relevant state-of-the art, at similar output power levels, the FIR‐PA consumes 7 times less than a 10‐bit DSM‐based DAC and 25% less than a 12‐bit resistive DAC. The total active area is 0.047 mm2, at least 4 times lower than the smallest previously published work. Consequently, this work stands out for low power consumption thanks to the single-bit core solution combined with band filtering and low area achieved with a multi-layer FIR-PA cell structure. It demonstrates the transition from traditional analog to highly integrated digital-intensive transmitters targeting the future of mobile applications

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Sarimin, Nuraishah. "Transmitter design in the 60 GHz frequency band." Thesis, Paris 6, 2017. http://www.theses.fr/2017PA066638.

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Abstract:

Avec la prolifération des appareils électroniques portables et mobiles communicants, il est recommandé de pouvoir échanger des données rapidement et commodément entre les appareils. Avec la pénurie de bande passante et la congestion dans le spectre des fréquences faibles, la technologie de communication à ondes millimétriques (Mm-wave) est considérée comme l'une des technologies clés du futur pour permettre des applications sans fil à débit élevé grâce à son large spectre abondant. Les nœuds de technologie CMOS avancés sont dotés de ft et fmax plus élevés qui permettent une utilisation peu coûteuse et généralisée de ce spectre. Cependant, de nombreux défis associés à la conception de circuits et de systèmes RF millimétriques en utilisant des technologies CMOS avancées ont été identifiés. L’amplificateur de puissance (PA) a été identifié comme étant le bloc le plus difficile à concevoir dans un émetteur-récepteur intégré RF millimétrique. Le concept au niveau du système de l’architecture basse puissance est d’abord étudié et des blocs clés tels que l’antenne 60 GHz et le modulateur OOK dans la technologie CMOS 130nm ont été présentés. Cette thèse explore également les défis de conception de l’amplificateur de puissance à ondes millimétriques dans la technolgie 28nm UTBB-FDSOI. Trois conceptions différentes d’amplificateur de puissance de 60 GHz ont été démontrées dans 28nm LVT FDSOI : 1) Un PA cascode à deux étages, 2) Un PA différentiel à deux étages à base de transformateur, 3) Un PA différentiel à deux étages à puissance combinée. Les performances simulées, y compris la prise en compte des parasites principaux de disposition ont été présentées. Les travaux futurs incluront l’intégration sur puce avec le PA With the proliferation of portable and mobile electronic devices, there is a strong need to exchange data quickly and conveniently between devices encouraging to overcome challenges in bandwidth shortages and congestion in the lower frequencies spectrum. Millimeter-wave (Mm-wave) technology is considered as one of the future key technologies to enable high data rates wireless applications due to its large abundant spectrum. Advanced CMOS technology nodes comes with high ft and fmax, enable low cost and widespread use of this spectrum. However, many associated challenges ranging from device, circuit and system perspectives for the implementation of a highly integrated mm-wave transceiver especially the power amplifier (PA) which identified to be the most challenging RF block to be designed. The system level concept of low power architecture is firstly studied and key blocks such as 60 GHz antenna and OOK modulateur in 130nm CMOS technology were presented. This thesis also explores the design challenges of mm-wave power amplifier in 28nm UTBB-FDSOI technology. Three different designs of 60 GHz power amplifier were demonstrated in 28nm LVT FDSOI : 1) A two-stage cascode PA, 2) A two-stage differential PA with low-km TMN, 3) A power combined two-stage differential PA with low-km TMN. The simulated performance including the consideration of key layout parasitics were presented. Future work will include for on-chip integration with the PA

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Kumar, Pushpendra. "Impact of 14/28nm FDSOI high-k metal gate stack processes on reliability and electrostatic control through combined electrical and physicochemical characterization techniques." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT114/document.

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Abstract:

Cette thèse concerne l’étude des procédés de fabrication des grilles HKMG des technologies FDSOI 14 et 28 nm sur les performances électriques des transistors MOS. Elle a porté spécifiquement sur l'aspect fiabilité et la maîtrise du travail de sortie effectif (WFeff), au travers de la diffusion des additifs comme le lanthane (La) et l’aluminium (Al). Ce travail combine des techniques de caractérisation électriques et physico-chimiques et leur développement. L'effet de l'incorporation de ces additifs sur la fiabilité et la durée de vie du dispositif a été étudié. Le lanthane dégrade les performances de claquage TDDB et de dérives suite aux tests aux tensions négatives. L’introduction d’aluminium améliore le claquage TDDB, mais dégrade les dérives aux tensions positives. Ces comportements ont été reliés à des mécanismes physiques. Par ailleurs, la diffusion de ces additifs dans l’empilement de grille a été étudiée pour différents matériaux high-k en fonction de la température et de la durée de recuit de diffusion. Les doses d’additifs ont pu être ainsi mesurées, comparées et corrélées au décalage de travail de sortie effectif de grille. On a également étudié, les influences des paramètres du procédé de dépôt de grille TiN sur leur microstructure et les propriétés électriques du dispositif, identifiant certaines conditions à même de réduire la taille de grain ou la dispersion d’orientation cristalline. Toutefois, les modulations obtenues sur le travail de sortie effectif de grille dépendent plus du ratio Ti/N, suggérant un changement du dipôle à l'interface SiO2 / high-k. Enfin, une technique éprouvée de mesure de spectroscopie à rayon X sous tension a pu être mise en place grâce des dispositifs spécifiques et une méthodologie adaptée. Elle permet de mesurer les positions relatives des bandes d’énergie à l'intérieur de l’empilement de grille. Cette technique a démontré que le décalage du travail de sortie effectif induits par des additifs (La or Al) ou par des variations d'épaisseur de grille métallique TiN provient de modifications du dipôle à l'interface SiO2/ high-k This Ph.D. thesis is focused on the impact of the 14 and 28 nm FDSOI technologies HKMG stack processes on the electrical performance of MOS transistors. It concerns specifically the reliability aspect and the engineering of effective workfunction (WFeff ), through diffusion of lanthanum (La) and aluminum (Al) additives. This work combines electrical and physicochemical characterization techniques, and their development. The impact of La and Al incorporation, in the MOS gate stack, on reliability and device lifetime has been studied. La addition has a significant negative impact on device lifetime related to both NBTI and TDDB degradations. Addition of Al has a significant negative impact on lifetime related to PBTI, but on the contrary improves the lifetime for TDDB degradation. These impacts on device lifetime have been well correlated to the material changes inside the gate oxides. Moreover, diffusion of these additives into the HKMG stack with annealing temperature and time has been studied on different high-k materials. The diffused dose has been compared with the resulting shift in effective workfunction (WFeff), evidencing clear correlation. In addition, impact of TiN metal gate RF-PVD parameters on its crystal size and orientation, and device electrical properties has been studied. XRD technique has been used to obtain the crystal size and orientation information. These properties are significantly modulated by TiN process, with a low grain size and a unique crystal orientation obtained in some conditions. However, the WFeff modulations are rather correlated to the Ti/N ratio change, suggesting a change in the dipole at SiO2/high-k interface. Lastly, using specific test structures and a new test methodology, a robust and accurate XPS under bias technique has been developed to determine the relative band energy positions inside the HKMG stack of MOS devices. Using this technique, we demonstrated that WFeff shift induced by La and Al or by variations in gate thickness originates due to modifications of the dipole at SiO2/high-k interface

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Ndiaye, Cheikh. "Etude de la fiabilité de type negative bias temperature instability (NBTI) et par porteurs chauds (HC) dans les filières CMOS 28nm et 14nm FDSOI." Thesis, Aix-Marseille, 2017. http://www.theses.fr/2017AIXM0182/document.

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Abstract:

L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability

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Ndiaye, Cheikh. "Etude de la fiabilité de type negative bias temperature instability (NBTI) et par porteurs chauds (HC) dans les filières CMOS 28nm et 14nm FDSOI." Electronic Thesis or Diss., Aix-Marseille, 2017. http://www.theses.fr/2017AIXM0182.

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L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability

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Boussadi, Mohamed Amine. "Conception et développement d'un circuit multiprocesseurs en ASIC dédié à une caméra intelligente." Thesis, Clermont-Ferrand 2, 2015. http://www.theses.fr/2015CLF22552/document.

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Abstract:

Suffisante pour exécuter les algorithmes à la cadence de ces capteurs d’images performants, tout en gardant une faible consommation d’énergie. Les systèmes monoprocesseur n’arrivent plus à satisfaire les exigences de ce domaine. Ainsi, grâce aux avancées technologiques et en s’appuyant sur de précédents travaux sur les machines parallèles, les systèmes multiprocesseurs sur puce (MPSoC) représentent une solution intéressante et prometteuse. Dans de précédents travaux à cette thèse, la cible technologique pour développer de tels systèmes était les FPGA. Or les résultats ont montré les limites de cette cible en terme de ressource matérielles et en terme de performance (vitesse notamment). Ce constat nous amène à changer de cible c’est-à-dire à passer sur cible ASIC nécessitant ainsi de retravailler profondément l’architecture et les IPs qui existaient autour de la méthode existante (appelée HNCP, pour Homogeneous Network of Communicating Processors). Afin de bénéficier de la performance offerte par la cible ASIC, les systèmes multiprocesseurs proposés s’appuient sur la flexibilité de son architecture. Combinés à des squelettes de parallélisation facilitant la programmabilité de l’architecture, les circuits proposés permettent d’offrir des systèmes supportant le portage en temps réels de différentes classes d’algorithme de traitement d’images. Le résultat de ce travail a abouti à la fabrication d’un circuit intégré à base d’un seul processeur et de ses périphériques en technologie ST CMOS 65nm dont la surface est d’environ 1 mm² et à la définition de 2 architectures multiprocesseurs flexibles basées sur le concept des squelettes de parallélisation (une architecture de 16 coeurs de processeur en technologie ST CMOS 65 nm et une deuxième architecture de 64 coeurs de processeur en technologie ST CMOS FD-SOI 28 nm) Smart sensors today require processing components with sufficient power to run algorithms at the rate of these high-performance image sensors, while maintaining low power consumption. Monoprocessor systems are no longer able to meet the requirements of this field. Thus, thanks to technological advances and based on previous works on parallel computers, multiprocessor systems on chip (MPSoC) represent an interesting and promising solution. Previous works around this thesis have used FPGA as technological target. However, results have shown the limits of this target in terms of hardware resources and in terms of performance (speed in particular). This observation leads us to change the target from FPGA to ASIC. This migration requires deep rework at the architecture level. Particularly, existing IPs around the method (called HNCP for Homogeneous Network of Communicating Processors) have to be revisited. To take advantage of the performance offered by the ASIC target, proposed multiprocessor systems are based on the flexibility of its architecture. Combined with parallel skeletons that ease programmability of the architecture, the proposed circuits allow to offer systems that support various real-time image processing algorithms. This work has led to the fabrication of an integrated circuit based on a single processor and its peripheral using ST CMOS 65nm technology with an area around 1 mm². Moreover, two flexible multiprocessor architectures based on the concept of parallel skeletons have been proposed (a 16 cores 65 nm CMOS multiprocessors and a 64 cores 28 nm FD-SOI CMOS multiprocessors)

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Tmimi, Mohammed. "Nouvelle approche pour lien série en technologie FD-SOI 28 nm CMOS avancée et au-delà." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT079.

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Abstract:

Dans le cadre de l’échange massif de données numériques, la solution du lien série est largement utilisée dans les systèmes électroniques. Dans ce cadre, il existe une course permanente pour accroître le débit de transfert de données. Notamment les efforts portent sur l’amélioration de l’efficacité énergétique du système et l’optimisation des canaux de transmission. Cependant la contrainte physique du canal de transmission est une donnée majeure dans cette approche de transmission de données à haut débit.Les méthodes standard de transmission intra-puces point à point utilisent la bande de base, le délai de transmission dans cette bande se situe autour de 40 ps/mm, acceptable pour des distances courtes inférieures au mm. Or, pour un lien de quelques mm, la solution standard d’utiliser des routeurs n’est plus optimale quant à la consommation et au temps de transfert dus à la propagation du signal en bande de base. En conséquence, un changement de paradigme est nécessaire afin de réduire ce délai.Aujourd’hui, les recherches sont très actives concernant l’intégration monolithique de lien série, ce qui permet d’avoir une excellente base de concepts et de solutions. Dans la littérature, on note ainsi plusieurs solutions, la principale étant la transmission sans-fil intra-puces « wireless on-chip (WiNOC) », où des antennes intra-puces sont utilisées pour transmettre les données. On peut également noter l’utilisation de l’optoélectronique pour transmettre avec un délai minimal. Il en résulte un changement de processus.Dans ce travail, on vise les liens de quelques mm de long, où aucune des solutions précédentes n’est optimale, soit à cause du temps de propagation soit à cause de la complexité de l’implémentation due au changement du procédé. Cette solution est complémentaire aux solutions existantes et nous pensons qu’elle permet de résoudre certains de leurs problèmes et prolonger la durée de vie des architectures réseau sur puces (NoC) existantes.On investigue la transmission en bande millimétrique (à 60 GHz) où la vitesse de propagation du signal est autour de 1,5.10^8 m/s, impliquant un délai minimal (7 ps/mm). Par ailleurs, différentes modulations seront investiguées pour augmenter le débit et exploiter efficacement les bandes passantes disponibles à ces fréquences. On a choisi la modulation duobinaire pour son avantage en termes de compression du spectre, ce qui nous a permis de doubler le débit utilisé pour une même bande passante, ainsi que pour sa simplicité de modulation/démodulation. Dans notre cas, on utilise 5 GHz de bande pour transmettre un signal de 10 Gbps.Cette approche théorique a été modélisée pour ensuite la comparer aux différents systèmes à l’état de l’art ; un débit maximal de 14 Gbps a été atteint avec un taux d’erreur inférieur a 10^(-12) en simulation. Un démonstrateur sur silicium à 10 Gbps a été conçu sur la base de la technologie CMOS avancée 28 nm FD-SOI de STMicroelectronics. Le transmetteur, le récepteur ainsi que des lignes de propagation d’une longueur de 4.6 mm ont été implémentés, les résultats de mesures seront publiées dans de futurs travaux. Les simulations ont montré que nous avons atteint un débit plus élevé (au moins le double) que l’état de l’art, pour une surface plus faible et une efficacité énergétique comparable.Nous avons également proposé d'utiliser la même approche pour les canaux d’interposeurs afin de connecter des chiplets avec un délai minimal. Nous étudions son application pour un interposeur passif en silicium en technologie BiCMOS 130 nm, mais il peut également être utilisé pour les circuits actifs. Nous avons connecté deux puces en technologie 28 nm FD-SOI à une distance de 7 mm et obtenu un taux d’erreur binaire inférieur à 10^(-12) avec une latence de 7 ps / mm en simulation The global internet traffic exceeded the zettabyte marker in 2016. Since then, internet traffic proliferated with a compound annual growth rate of 26%; and is expected to continue its astronomical growth rate. This perpetual growth has significant implications for networking technologies. Researchers anticipated their limits and managed to stay ahead of the curve by innovating and optimizing all data transfer levels. In that context, this work focuses on on-chip data transfer, acknowledging that communication energy efficiency is one of the integrated circuits near future bottlenecks, as the gap between the computation energy and on-die IC energy grows.Evidently, improvements have to be made to the existing links solutions; higher data rates must be reached while considering the energy efficiency and the circuit complexity. Furthermore, with the increasing data rates, signal integrity problems arise due to channel imperfections. Although transistor scaling provided higher density packing of devices and faster transistors, it did not benefit the interconnections performance since it resulted in higher wires density. Wires are more sensitive to their environment than active devices, that is, closer wires are more sensible to crosstalk and longer delay due to the wire's intrinsic delay. Delay is a critical metric for data transmission. In this work, we developed a high data-rate low delay solution for long-range on-chip serial links. The developed solution is complementary to the massively employed existing solutions. We believe it will help solve some of their issues and extend the existing Network on chips architectures lifetime.We start this work by introducing the standard and emerging on-chip interconnect solutions, then discussing their advantages and challenges. The chosen RF interconnects technique is most suitable for our requirements, mainly due to low delay, high available bandwidths, and CMOS process compatibility/friendliness. This approach requires transmitting the data at high frequencies instead of the baseband, that is, up-converting the data signal before transmitting it through the transmission lines. In practice, transmission lines behave differently at baseband and high-frequencies. In particular, both distortion and delay are much lower at high-frequencies. These two properties are essential for our work; low distortion implies that high signal integrity is reached without equalization or error-correcting codes, up to 14 Gbps in the proposed study. At least four times lower than baseband delay, the high-frequency low delay property signifies that long distances across the chip can be crossed in less time.We believe this approach is most beneficial for distances longer than a couple of mm and up to twentieth mm.Bandwidth at higher frequencies (60 GHz in our case) is a valuable commodity. To take full advantage of it, we used duobinary modulation to double the data rate. This spectrum compression relaxes the RF components constraints such as linearity; The chosen modulation simplifies the demodulation where a simple envelope detector is used to recover the data.A 10 Gbps prototype chip was designed and fabricated in the advanced 28 nm FD-SOI technology from STMicroelectronics. In this work, we explained the design process of the transceiver (composed of a transmitter, a receiver, and a 4.6mm channel). The simulation results showed that we reached a higher data rate (at least double) than the state of the art, for a smaller area and a comparable energy efficiency. The post-layout simulation resulted in a BER lower than 10^(-12). The measurement results will be published in future works.We also proposed to use the same approach for interposer channels to connect chiplets with minimal delay. We study its application for a 130 nm BiCMOS technology passive silicon interposer. We connected two 28 nm FD-SOI chiplets at a 7-mm distance and achieved a BER lower than 10^(-12) with a 7 ps/mm delay in simulations

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Foucaud, Mathieu. "Etude de la dégradation de la protection par des résines photosensibles de la grille métallique TiN lors de gravures humides pour la réalisation de transistors de technologies sub-28nm." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT030/document.

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Abstract:

La gravure chimique par voie humide des matériaux est toujours utilisée dans certaines étapes spécifiques des procédés de fabrication de transistors pour la microélectronique. Cette gravure est effectuée en présence de masques de résine photosensible, qui définissent les zones à protéger de l'attaque chimique. Une des difficultés rencontrées lors de cette étape technologique est la dégradation du masque en résine et de l'interface résine/matériau à graver, qui entraine un endommagement du matériau sous-jacent. L'objectif de cette thèse est d'étudier les dégradations occasionnées lors de la gravure humide par une solution chimique de type SC1 (NH4OH/H2O2/ H2O) de la grille métallique TiN / Al / TiN d'un transistor pMOS pour les nœuds technologiques 28nm et inférieurs. Dans notre étude, l'empilement protégeant la grille métallique est constitué d'une bicouche résine photosensible à 248nm / revêtement antireflectif développable (dit dBARC). Une première partie du travail a consisté à mener une étude phénoménologique des facteurs impactant l'adhésion des polymères sur le TiN, et a mis en évidence la forte influence de l'état de surface du film de TiN avant l'étape de lithographie, et notamment son vieillissement. Une seconde partie a consisté à étudier les différentes solutions permettant une amélioration de la tenue des polymères à la gravure SC1. Il a été montré que si aucun traitement de surface du TiN ne permettait d'améliorer cette adhésion, une augmentation de la température de recuit du dBARC permettait quant à elle d'accroitre le greffage du carbone sur la couche de TiN et donc la tenue à la gravure de tout l'empilement. Enfin, une troisième étude a permis de mettre en évidence l'endommagement de la surface de TiN par diffusion du SC1 dans l'empilement dBARC / résine, et de proposer un mécanisme expliquant ce phénomène. La réalisation d'un dispositif expérimental de mesure, innovant, basé sur la spectroscopie infrarouge en mode de réflexions internes multiples (MIR) a par ailleurs permis de caractériser cette diffusion des espèces chimiques dans l'empilement polymérique et d'étudier les facteurs l'impactant Materials wet etching is still used in some specific steps of the transistors manufacturing process in microelectronics. This etching is performed in the presence of photoresist masks that define the areas to be protected from the chemical etchants. One of the major problems encountered during this technology step is the degradation of both photoresist patterns and the photoresist / material interface, which leads to the underlying material's damaging. The goal of this thesis is to study these degradations, during the wet etching of the TiN / Al / TiN metal gate of a pMOS transistor using a SC1 chemical solution (NH4OH/H2O2/ H2O), for sub-28 nm technology nodes. In our study, the stack that protects the metal gate is a bilayer with a 248 nm photoresist and a developable anti-reflective coating (or dBARC). The first part of our work was to lead a phenomenology study of the various parameters impacting the polymers adhesion on TiN. It showed the strong influence of the TiN surface state before lithography, especially its ageing. In a second part, we studied various solutions to improve the polymers stack adhesion during the SC1 etching. No TiN surface treatment could enhance this adhesion, but we found that increasing the dBARC bake temperature lead to an increase of carbon grafting on TiN, which thus gave a better resistance of photoresist patterns to SC1 etching. Then in a third part, we highlighted the TiN surface damaging after SC1 diffusion through the resist bilayer and proposed a mechanism explaining this phenomenon. We also developed an innovative experimental device based on infrared spectroscopy in the Multiple Internal Reflections (MIR) mode to characterize the diffusion of chemical etchants in the polymers stack, and study the various parameters that may impact it

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Bezza, Anas. "Caractérisation et modélisation du phénomène de claquage dans les oxydes de grille à forte permittivité, en vue d’améliorer la durée de vie des circuits issus des technologies 28nm et au-delà." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT097.

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Abstract:

.Aujourd’hui, la course à la miniaturisation a engendré de nouveaux défis dans l’industrie microélectronique. En plus de la forte concurrence que subissent les fabricants de composants, de nouvelles contraintes liées à la fiabilité des dispositifs se sont imposées. En effet, le passage d’une technologie « tout silicium » relativement simple à une technologie high-k/grille métal plus complexe, a entrainé une forte réduction des marges de fiabilité des oxydes de grille. A ce titre, Il est devenu nécessaire d’investiguer de nouvelles approches pouvant offrir davantage de gain en durée de vie pour les transistors MOS. C’est dans ce contexte que s’inscrit ce travail de thèse. Dans un premier temps, une présentation des différentes méthodes de caractérisations adaptées à l’étude du vieillissement des dispositifs high-k à grille métallique est faite. Dans ce cadre, des techniques de mesures rapides (type FAST BTI) sont mises en place et adaptée à l’étude du claquage d’oxyde. Ensuite, afin de démontrer que les durées de vie estimées aujourd’hui sont pessimistes, une étude de fiabilité portant sur la compréhension et la modélisation du mécanisme de TDDB (Time Dependent Dielectric Breakdown) sur les technologies avancées à base d’oxyde IL/high-k est présentée. Enfin, le manuscrit se focalise sur un certain nombre d’axes de travail qui pourraient permettre de dégager une marge significative sur la durée de vie TDDB .Today, in the race for miniaturization, the microelectronics industry faces new challenges. In addition to the strong competition of other component manufacturers, new constraints related to the reliability of devices have emerged. Indeed, the transition from the "all silicon" technology relatively simple to the high-k/metal gate technology has generated a reduction in reliability margins of gate oxides. As such, it becomes necessary to investigate new approaches that can provide more gain in lifetime for the MOS transistors. In this respect, this work gives firstly an overview of different methods of characterization used for the study of aging high-k metal gate devices. In this context, the need to develop and implement new fast techniques essential to the study of the oxide breakdown is exposed. Afterwards, in order to show that the estimated lifetimes today are pessimistic, we presented a reliability study based on understanding and modeling the mechanism of TDDB (Time Dependent Dielectric Breakdown) on advanced high-k/metal gate stacks based technology. Finally, the manuscript focuses on a number of investigation areas that could provide a significant margin for the TDDB lifetime

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Sourikopoulos, Ilias. "Techniques de traitement numérique en temps continu appliquées à l'égalisation de canal pour communications millimétriques à faible consommation." Thesis, Lille 1, 2015. http://www.theses.fr/2015LIL10189/document.

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Abstract:

Les récepteurs pour les communications sans fil très haut débit à 60 GHz tirent profit des innovations des liens filaires afin de réduire le budget de puissance, ce qui permettra l'intégration de la prochaine génération des terminaux portables sans fil. L’implémentation d’un égaliseur de canal à décision rétroactive, utilisant des signaux mixtes, est proposé pour diminuer la consommation globale du système. Dans ce mémoire, la réduction de consommation est atteinte par l'élimination de l'horloge du chemin de rétroaction de l’égaliseur. Inspiré par des récents développements en traitement des signaux numériques en temps continu, une ligne à retard numérique est aussi introduite. Le système conçu vise à atténuer les effets causés par les réflexions du signal dans des contextes de transmission en contact visuel entre le transmetteur et le récepteur. Les résultats théoriques montrent ainsi une consommation dépendante de la réalisation du canal. En outre, un élément de délai numérique programmable est proposé en tant qu’élément granulaire de la ligne à retard, en exploitant la polarisation de substrat des transistors, afin d’atteindre un réglage des délais extrêmement fin. Des démonstrateurs sur Silicium ont été fabriqués et caractérisés en technologie 28 nm FDSOI (Fully Depleted Silicon Over Insulator) pour démontrer les concepts proposés dans cette thèse Receivers for 60GHz wireless communications have been profiting from innovation in wired links in order to meet a power budget that will enable integration in next‐generation high-speed portable wireless terminals. Mixed‐signal implementations of the Decision Feedback Equalizer (DFE) have been proposed to alleviate overall system consumption. In this thesis, power minimization is pursued by removing the clock from the feedback path of the DFE. Inspired by recent developments in Continuous‐Time Digital Signal Processing, a continuous‐time digital delay line is used. The design aims at mitigating wireless channel impairments caused by signal reflections in typical Line‐of‐Sight, indoors deployment conditions. The system is shown theoretically to achieve channel‐dependent power consumption within acceptable Bit Error Rate performance for decoding. Moreover, a programmable digital delay element is proposed as the granular element of the delay line that exploits body biasing to achieve a coarse/fine functionality. Prototype DFE and delay lines have been fabricated and characterized in 28nm Fully Depleted Silicon Over Insulator technology (FDSOI)

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Mahmoud, Doaa. "Convertisseur analogique-numérique de type Sigma-Delta Passe-Bande avec résonateurs à un et deux amplificateurs." Electronic Thesis or Diss., Sorbonne université, 2021. http://www.theses.fr/2021SORUS288.

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Abstract:

Le récepteur radio logicielle (SDR) est une technique prometteuse pour les futurs récepteurs adaptés à une variété de protocoles. Il numérise le signal RF directement en basse fréquence. Nous proposons un récepteur SDR basé sur un modulateur sigma-delta à temps continu passe-bande (CT BP ). Nous nous concentrons sur les résonateurs RC actifs pour diminuer la surface du circuit. Nous ciblons les applications au voisinage de 400 MHz, à savoir Advanced Research and Global Observation Satellite (ARGOS), Medical Implant Communication Service (MICS), Automobile Keyless system et Industrial, Scientific and Medical (ISM). Nous présentons une nouvelle comparaison détaillée entre le modulateur CT BP à résonateur à deux amplificateurs et le modulateur CT BP à résonateur à un amplificateur. Les deux modulateurs sont conçus à l'aide de transistors MOS en technologie FDSOI-28nm, où nous utilisons la polarisation du caisson pour compenser les variations de processus, de tension et de température Software defined radio receiver is a promising technique for future receivers which provides a variety of protocols. It digitizes the RF signal directly to low-frequency. We propose an SDR receiver based on a bandpass sigma delta modulator. The most essential element is the loop filter, there are two main configurations, an LC tank resonator and an active RC resonator. We focus on the active RC resonators for a low chip area. We target applications in the vicinity of 400 MHz, namely Advanced Research and Global Observation Satellite, Medical Implant Communication Service. We introduce a new comparison between the two-op-amp resonator CT BP sigma delta modulator and the one-op-amp resonator CT BP sigma delta modulator. We study the sensitivity of the quality factor and the signal to noise ratio to the DC-gain op-amps in two-op-amp resonator sigma delta modulator. It also shows how, in one-op-amp resonator sigma delta modulator, the quality factor and the signal to noise ratio, are very sensitive to any variations in the capacitors values for limited DC-gain op-amps. We establish a mathematical model of the thermal-noise behaviour for two-op-amp resonator CT BP sigma delta modulator. This model matches the circuit simulator results with a good accuracy. Furthermore, we demonstrate that a high quality factor (>100) of the two-op-amp resonators can be achieved by selecting the proper value of the integrator gain at a moderate DC-gain op-amp (35dB). Both sigma delta modulators are designed using flipped-well devices on fully depleted silicon on insulator technology, where we use body biasing to compensate the process, voltage and temperature variations

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Zine, el abidine Nacer. "Evaluation de Réticules Avancés : Propriétés optiques des réticules et prise en compte de leur processus de fabrication dans l’amélioration des modèles OPC pour étendre les fenêtres de procédés en lithographie optique par immersion, pour les noeuds technologiques 28nm et 14nm." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT079/document.

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Abstract:

Pour les technologies avancées, la lithographie optique par immersion utilisant des sources 193nm atteint ses limites en termes de résolutions. Les nouvelles techniques de lithographie telles que l’Extrême UV ou l’écriture à faisceaux multiples n’étant pas encore au point d’un point de vue industriel, un ensemble de techniques d’améliorations de la résolution (RET) en évolution constante permet de continuer à travailler avec les équipements à immersion. C’est dans ce contexte que s’inscrit cette thèse en se focalisant sur un des éléments principaux : le réticule. La première partie regroupe l’état de l’art de la photolithographie optique et des techniques d’amélioration de la résolution, ainsi qu’un ensemble de notions utile à la compréhension des parties B et C. La partie B concerne la réduction des effets de focalisation, plus connu sous l’appellation anglaise ‘’Best focus shift mitigation’’, observés sur des niveaux denses de type ‘’Metal’’ pour les technologies avancées. Cette partie permet de comprendre l’influence des organes physiques sur le trajet optique et propose comme solution au Best focus Shift un changement de réticule, validé d’abord via simulation puis par voie expérimentale sur plaquette. La partie C de ce manuscrit présente la prise en compte des effets inhérents à la fabrication des réticules dans l’étape de correction des effets de proximité optique, de la description des effets impliqués à la calibration et l’utilisation d’un modèle dédié For advanced technologies nodes, immersion optical lithography using 193nm sources reaches its limits in terms of resolutions. Since new lithography techniques such as Extreme UV or multi-beam writing are not yet ready from an industrial point of view, a continuous evolving set of tools known as Resolution Enhancement Technics (RET) allows to continue working with immersion equipment, pushing the resolution limits as much as possible. With the increasing design complexity, this task is more and more challenging. Within this frame this dissertation is addressed to improve the lithographic process variability by focusing on one of the main elements: the reticles.The first part brings together the state of the art of optical photolithography and resolution improvement techniques, as well as a set of concepts useful for parts B and C understanding. Part B deals with the reduction of focusing effects, better known as "Best focus shift mitigation", observed on dense levels such as "Metal" for advanced technologies. This part helps to understand the influence of the physical organs on the optical path and proposes as a solution to the Best focus Shift a reticle change, firstly validated via simulation and then experimentally at wafer level. Part C presents how the inherent effects of reticle fabrication can be taken into account in the Optical Proximity effects Corrections steps, from the description of the effects involved to the calibration and the use of a dedicated mask model

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Viale, Benjamin. "Development of predictive analysis solutions for the ESD robustness of integrated circuits in advanced CMOS technologies." Thesis, Lyon, 2017. http://www.theses.fr/2017LYSEI117.

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Abstract:

Les circuits intégrés (CI) devenant de plus en plus complexes et vulnérables face aux décharges électrostatiques (ESD pour ElectroStatic Discharge), la capacité à vérifier de manière fiable la présence de défauts de conception ESD sur des puces comptant plusieurs milliards de transistors avant tout envoi en fabrication est devenu un enjeu majeur dans l’industrie des semi-conducteurs. Des outils commerciaux automatisés de dessin électronique (EDA pour Electronic Design Automation) et leur flot de vérification associé permettent d’effectuer différents types de contrôles qui se sont révélés être efficaces pour des circuits avec une architecture classique. Cependant, ils souffrent de limitations lorsqu’ils sont confrontés à des architectures inhabituelles, dites custom. De plus, ces méthodes de vérification sont généralement effectuées tard dans le flot de conception, rendant toute rectification de dessin coûteuse en termes d’efforts correctifs et de temps. Cette thèse de doctorat propose une méthodologie de vérification ESD systématique et multi-échelle introduite dans un outil appelé ESD IP Explorer qui a été spécifiquement implémenté pour couvrir le flot de conception dans sa globalité et pour adresser des circuits dits custom. Il est composé d’un module de reconnaissance et d’un module de vérification. Le module de reconnaissance identifie tout d’abord et de manière automatisée les structures de protection ESD, embarquées sur silicium dans le circuit intégré pour améliorer leur robustesse ESD, selon un mécanisme de reconnaissance topologique. Le module de vérification convertit ensuite le réseau de protection ESD, formé des structures de protection ESD, en un graphe dirigé. Finalement, une analyse ESD quasi-statique reposant sur des algorithmes génériques issus de la théorie des graphes est effectuée sur la globalité du circuit à vérifier. Des algorithmes d’apprentissage automatique ont été employés pour prédire les comportements quasi-statiques des protections ESD à partir des paramètres d’instance de leurs composants élémentaires sous la forme d’une liste d’interconnexions. L’avantage ici est qu’aucune simulation électrique n’est requise pendant toute la durée d’exécution d’ESD IP Explorer, ce qui simplifie l’architecture de l’outil et accélère l’analyse. Les efforts d’implémentation ont été concentrés sur la compatibilité d’ESD IP Explorer avec le nœud technologique 28nm FD-SOI (pour Fully Depleted Silicon On Insulator). L’outil de vérification développé a été utilisé avec succès pour l’analyse d’un circuit incorporant des parties numériques et à signaux mixtes et comprenant plus de 1,5 milliard de transistors en seulement quelques heures. Des circuits custom qui n’ont pas pu être vérifiés au moyen d’outils de vérification traditionnels du fait de problèmes d’incompatibilité ont également pu être soumis à analyse grâce à ESD IP Explorer As Integrated Circuits (ICs) become more complex and susceptible to ElectroStatic Discharges (ESD), the ability to reliably verify the presence of ESD design weaknesses over a multi-billion transistor chip prior to the tape-out is a major topic in the semiconductor industry. Commercial tools dedicated to Electronic Design Automation (EDA) and related verification flows are in charge of providing checks that have been proven to be efficient for circuits with a mainstream architecture. However, they suffer limitations when confronted with custom designs. Moreover, these verification methods are often run late in the design flow, making any design re-spin costly in terms of corrective efforts and time. This Ph. D. thesis proposes a systematic and scalable ESD verification methodology embodied in a tool called ESD IP Explorer that has been specifically implemented to cover the entire design flow and to comply with custom circuit architectures. It is composed of a recognition module and a verification module. The recognition module first automatically identifies ESD protection structures, embedded in integrated circuits to enhance their ESD hardness, according to a topology-aware recognition mechanism. The verification module then converts the ESD protection network that is formed by ESD protection structures into a directed graph. There, technology-independent and graph-based verification mechanisms perform a chip-scale quasistatic ESD analysis. Machine learning algorithms have been used in order to infer the quasistatic behavior of ESD IPs from the netlist instance parameters of their primary devices. This approach has the advantage that no simulation is required during the execution of ESD IP Explorer, which makes the tool architecture simpler and improves execution times. Implementation efforts pertained to the compliance of ESD IP Explorer with the 28nm Fully Depleted Silicon On Insulator (FD-SOI) technology node. The developed verification tool has been used to successfully analyze a digital and mixed-signal circuit prototype counting more than 1.5 billion transistors in several hours, as well as custom designs that could not be analyzed by means of traditional verification tools due to incompatibility issues

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Sarimin, Nuraishah. "Transmitter design in the 60 GHz frequency band." Electronic Thesis or Diss., Paris 6, 2017. http://www.theses.fr/2017PA066638.

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Avec la prolifération des appareils électroniques portables et mobiles communicants, il est recommandé de pouvoir échanger des données rapidement et commodément entre les appareils. Avec la pénurie de bande passante et la congestion dans le spectre des fréquences faibles, la technologie de communication à ondes millimétriques (Mm-wave) est considérée comme l'une des technologies clés du futur pour permettre des applications sans fil à débit élevé grâce à son large spectre abondant. Les nœuds de technologie CMOS avancés sont dotés de ft et fmax plus élevés qui permettent une utilisation peu coûteuse et généralisée de ce spectre. Cependant, de nombreux défis associés à la conception de circuits et de systèmes RF millimétriques en utilisant des technologies CMOS avancées ont été identifiés. L’amplificateur de puissance (PA) a été identifié comme étant le bloc le plus difficile à concevoir dans un émetteur-récepteur intégré RF millimétrique. Le concept au niveau du système de l’architecture basse puissance est d’abord étudié et des blocs clés tels que l’antenne 60 GHz et le modulateur OOK dans la technologie CMOS 130nm ont été présentés. Cette thèse explore également les défis de conception de l’amplificateur de puissance à ondes millimétriques dans la technolgie 28nm UTBB-FDSOI. Trois conceptions différentes d’amplificateur de puissance de 60 GHz ont été démontrées dans 28nm LVT FDSOI : 1) Un PA cascode à deux étages, 2) Un PA différentiel à deux étages à base de transformateur, 3) Un PA différentiel à deux étages à puissance combinée. Les performances simulées, y compris la prise en compte des parasites principaux de disposition ont été présentées. Les travaux futurs incluront l’intégration sur puce avec le PA With the proliferation of portable and mobile electronic devices, there is a strong need to exchange data quickly and conveniently between devices encouraging to overcome challenges in bandwidth shortages and congestion in the lower frequencies spectrum. Millimeter-wave (Mm-wave) technology is considered as one of the future key technologies to enable high data rates wireless applications due to its large abundant spectrum. Advanced CMOS technology nodes comes with high ft and fmax, enable low cost and widespread use of this spectrum. However, many associated challenges ranging from device, circuit and system perspectives for the implementation of a highly integrated mm-wave transceiver especially the power amplifier (PA) which identified to be the most challenging RF block to be designed. The system level concept of low power architecture is firstly studied and key blocks such as 60 GHz antenna and OOK modulateur in 130nm CMOS technology were presented. This thesis also explores the design challenges of mm-wave power amplifier in 28nm UTBB-FDSOI technology. Three different designs of 60 GHz power amplifier were demonstrated in 28nm LVT FDSOI : 1) A two-stage cascode PA, 2) A two-stage differential PA with low-km TMN, 3) A power combined two-stage differential PA with low-km TMN. The simulated performance including the consideration of key layout parasitics were presented. Future work will include for on-chip integration with the PA

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Wearn, Jennifer. "Understanding and improving the capping performance of 28mm plastic beverage closures." Thesis, University of Sheffield, 2006. http://ethos.bl.uk/OrderDetails.do?uin=uk.bl.ethos.434572.

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Taylor, Ian James. "Development of T2K 280m near detector software for muon and photon reconstruction." Thesis, Imperial College London, 2009. http://ethos.bl.uk/OrderDetails.do?uin=uk.bl.ethos.505000.

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Hartwig, Jason William. "Acetone-LIF at Elevated Pressure and Temperature for 282nm Excitation: Experiments and Modeling." Cleveland, Ohio : Case Western Reserve University, 2010. http://rave.ohiolink.edu/etdc/view?acc_num=case1251506537.

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Thesis(M.S.)--Case Western Reserve University, 2010 Title from PDF (viewed on 2009-11-23) Department of EMC - Mechanical Engineering Includes abstract Includes bibliographical references and appendices Available online via the OhioLINK ETD Center

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Eriksson, Emil, and Anna Hammarstedt. "Utveckling av barnskyddande kapsyl." Thesis, Linnéuniversitetet, Institutionen för teknik, TEK, 2012. http://urn.kb.se/resolve?urn=urn:nbn:se:lnu:diva-19800.

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Emballator Växjöplast AB arbetar med att utveckla och tillverka kapsyler till världens ledande varumärken. De arbetar ständigt med utveckling och design av kapsyler för att skapa identitet, funktion och försäljning. Detta har lett till att företaget idag är Nordens största kapsyltillverkare. Dagens sortiment av 28mm barnskyddande kapsyler består av två varianter, öppen mynning eller insatspropp. De tillverkas i materialet polyoximetylen eller i polypropen i kombination med en liner. Båda materialen har god kemikalieresistans. De förslutningar detta projekt innefattar är de klassiska ”tryck och vrid”. Barnskyddande förslutningar har höga krav på sig och ska klara av kemikalieinspektionens tillsyn gällande barnskydd. Samtliga av företagets kapsyler är godkända, trots det finns ett problem på förpackningar som kommer ut till kund där barnskyddet inte är tillräckligt. Detta kan leda till reklamation hos företaget och utgör en risk att barn kan få i sig innehållet. För tre år sen ställdes ett test av Emballator Växjöplast AB, detta test har analyserats i detta projekt. Det går att konstatera att taket på kapsyler som är i direktkontakt med innehållet sväller, och därmed delvis tappar sin funktion då taket når ytterhättan. Då en liner används som barriär mellan vätskan och kapsylen sker ingen betydande svällning. Den idé vi valt att vidareutveckla är en kombination med liner, även till de kapsyler med insatspropp. Med detta sätt kommer samtliga kapsylkombinationer ha liner i sig. Utifrån de resultat vi hittills kunnat se kommer risken att kapsylerna sväller minska. Förslutningarna kommer då samtidigt bli tätare så vätska inte når gängorna, vilket gör att öppningsmomentet påverkas mindre. Även öppningsmomentet är ett problem idag då det i vissa fall är för lågt vid första öppningstillfället hos konsument. Ur det ekonomiska perspektivet ser vi att det skulle bli lönsamt att använda polypropen tillsammans med en liner till samtliga kapsyler. Denna idé skulle dessutom reducera antalet kapsyler. Användning av en liner till kapsyler i polyoximetylen är idag uteslutet för det skulle bli mycket dyrt och därför inte vara ett alternativ för kund.

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Lallement, Guénolé. "Extension of socs mission capabilities by offering near-zero-power performances and enabling continuous functionality for Iot systems." Electronic Thesis or Diss., Aix-Marseille, 2019. http://www.theses.fr/2019AIXM0573.

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Les développements récents dans le domaine des circuits intégrés (IC) à basse tension ont ouvert la voie à des dispositifs électroniques économes en énergie dans un réseau mondial en plein essor appelé l’internet des objets (IoT) ou l’internet des choses (IoE). Cependant, la durabilité de tous ces capteurs interconnectés est compromise par le besoin constant d’une batterie embarquée – qui doit être rechargée ou remplacée – ou d’un récupérateur d’énergie à rendement très limité. La consommation d’énergie des systèmes électroniques grand public actuels est en effet cinquante fois plus élevée que celle d’un collecteur d’une taille de l’ordre du cm 2 , ou limitée à quelques mois sur une petite batterie. Cela contraint la viabilité de solutions fonctionnant à l’échelle d’une vie humaine. Les systèmes sur puce (SoCs) à venir nécessitent donc de relever le défi de cette lacune énergétique en optimisant l’architecture, de la technologie au niveau du système. L’approche technique de ce travail vise à démontrer la faisabilité d’un SoC efficient, ultra-basse tension (ULV) et ultra-basse puissance (ULP) utilisant exclusivement les dernières directives industrielles en matière de technologies FD-SOI (Fully Depleted Silicon On Insulator) 28 nm et 22 nm. Plusieurs SoCs multi-domaines basés sur des cœurs ARM sont implémentés pour démontrer des stratégies de réveil basées sur les entrées des capteurs. Ainsi, en optimisant l’architecture du système, en sélectionnant et en concevant correctement les composants avec des caractéristiques technologiques choisies de manière adéquate, et en ajustant soigneusement l’implémentation physique, on obtient un SoC entièrement optimisé en énergie Recent developments in the field of low voltage integrated circuits (IC) have paved the way towards energy efficient electronic devices in a booming global network called the internet-of-things (IoT) or the internet-of-everything (IoE). However, the sustainability of all these inter- connected sensors is still undermined by the constant need for either an on-board battery – that must be recharged or replaced – or an energy harvester with very limited power efficiency. The power consumption of present consumer electronic systems is fifty times higher than the energy available by cm 2-size harvester or limited to a few months on a small battery, thus hardly viable for lifetime solutions. Upcoming systems-on-chip (SoCs) must overcome the challenge of this energy gap by architecture optimizations from technology to system level. The technical approach of this work aims to demonstrate the feasibility of an efficient ultra-low-voltage (ULV) and ultra-low-power (ULP) SoC using exclusively latest industrial guidelines in 28 nm and 22 nm fully depleted silicon on insulator (FD-SOI) technologies. Several multi-power-domain SoCs based on ARM cores are implemented to demonstrate wake up strategies based on sensors inputs. By optimizing the system architecture, properly selecting and designing compo- nents with technology features chosen adequately, carefully tuning the implementation, a fully energy-optimized SoC is realized

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Chang, Pin-Hsin, and 張品歆. "ESD Protection Design in 28nm High-K / Metal Gate Process." Thesis, 2014. http://ndltd.ncl.edu.tw/handle/98588467377714995154.

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碩士 國立交通大學 電子工程學系電子研究所 103 With the on-going shrinking of CMOS technologies, the devices in the integrated circuits (ICs) have been fabricated with ultra-thin gate oxide thickness to attain high speed and low power consumption. However, electrostatic discharge (ESD) events were not scaled down with the scaling in CMOS technologies. Although the high-k dielectric has been introduced in sub-50-nm CMOS technologies, the MOS transistors are still sensitive to ESD. Therefore, ESD has become the major concern of reliability for ICs in nanoscale CMOS technology. To discharge the high ESD energy without causing damage to integrated circuits, the turn-on behavior of parasitic bipolar junction transistors (BJTs) inherent in NMOS or PMOS transistors plays an important role. The NMOS and the PMOS with gate connected to source have been used as the ESD clamp devices, that is to say, gate-grounded NMOS (GGNMOS) and gate-VDD PMOS (GDPMOS). In order to discharge more ESD current and use area efficiently, the transistors utilize the multi-finger structure. The GGNMOS has obvious snapback phenomenon due to large current gain of parasitic NPN BJT. The first turn-on finger will be burn out and results in nun-uniform turn-on issue. Thus, the ESD robustness is not increasing with enlarging the width of ESD devices. In this work, inserting inner pickups in source side of MOS transistors is to improve ESD level. Measurement results indicate that additional pickups decrease the ESD robustness of the NMOS transistors because the base resistor value becomes smaller. Then, the ESD robustness of PMOS transistors almost keeps the same value whether raising the width of channel or inserting inner pickups into source side. The above statement is discussed in Chapter 2. With a view to improve the ESD performance of PMOS-based ESD clamp devices. A novel ESD protection design is proposed in and is presented in chapter 3. In chapter 3, a novel ESD protection design by using PMOS device with embedded silicon-controlled rectifier (SCR) is proposed in this work. This design employs the P-ESD implant which is put in the drain side of NMOS to lower the trigger voltage in a standard step of CMOS process. Hence, there is no need for extra mask/cost. Besides, the proposed device has the higher ESD robustness per area, more uniform turn-on behavior, and lower parasitic capacitance than GGNMOS and GDPMOS. Additionally, the proposed device has been tested to be free from latchup event. Accordingly, the proposed device can be a better solution for ESD protection in sub-50-nm CMOS process that cost becomes more expensive, the gate oxide thickness is getting to thinner, and the supply voltage is becoming lower. The above works in chapter 3 and chapter 4 have been designed, fabricated, and characterized in a 28-nm high-k/metal gate CMOS process.

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Lin, Xuan-Yu, and 林軒宇. "Design and Comparative Study of 28nm ULV Bit-Interleaved SRAM Cells." Thesis, 2015. http://ndltd.ncl.edu.tw/handle/dx7498.

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Wang, Chih-Hsuan, and 王志玄. "Junction Breakdown and Punch-Through Effect for 28nm n/p-MOSFETs." Thesis, 2013. http://ndltd.ncl.edu.tw/handle/09787196638926436724.

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碩士 明新科技大學 電子工程研究所 101 With the advancement of technology, the feature size of field-effect transistors coming from semiconductor manufacturing technology has evolved from sub-micron to 28nm process generation or beyond. Following the Moore's law, besides the reduction of process cost and the increase of device density in ICs due to the dimensional shrinkage of transistor devices, the increase of transistor switch speed is chiefly considered. Recently, many researchers proposed several strain engineering processes to promote the electrical characteristics of devices. In strain technology, there are two species: tensile strain and compressive strain. In the view of structural design, there are bi-axial strain (or global strain) and uni-axial strain (or local strain), causing tensile or compressive effect on device channel to improve the channel mobility. Because of these strain techniques, the effective mass or the probability of scattering for channel carriers will be reduced and the channel mobility will be relatively enhanced. In addition, to continuously scale down the feature size of CMOS devices, the gate leakage due to direct tunneling effect is huge to degrade the IC performance if the gate dielectric is still silicon dioxide, especially at 45 nm process or beyond. At that time, the thickness of gate dielectric is around 13Å or below. The short channel effect will be more obvious and the physical limitation will be quickly approached. Through the incorporation of high-k and metal gate process technology has a chance to suppress these drawbacks due to device shrinkage. However, there usually exists some bad bonding quality between high-k material and silicon channel surface. Forming a thin layer of interfacial layer as a buffer layer is a possible way to solve this interface issue, but may not be perfectly achieved. In this work, we focus on the S/D junction integrity with HK/MG process and the punch-through effect with the combination of strain technology or channel size variation. Furthermore, some strained devices under 45nm process will be treated as a control group to probe the shift among these devices under test.

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Hu, Han-Wen, and 胡瀚文. "Comparative Study of 28nm Sub-threshold SRAM Designs Using Various 10T Bitcells." Thesis, 2015. http://ndltd.ncl.edu.tw/handle/6g4nzs.

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Li, Kuang-Yu, and 李光宇. "28nm High-k Metal-Gate 256kb Near-/Sub-threshold 6T SRAM Design." Thesis, 2015. http://ndltd.ncl.edu.tw/handle/4ydj65.

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碩士 國立交通大學 電子工程學系電子研究所 104 In recent years, SRAMs are widely used as cache memory in high performance processor and embedded system. Because of the advantages of simple structure, high operation speed and high capacity density, the conventional 6T SRAM is the most widely used. With wearable devices and Internet of Things (IoT) is currently on the rise, Low-Power and Low-Voltage circuit design becomes a major trend in SoCs (System-On-Chip) nowadays. However, conventional 6T SRAM is hardly used to operate in low voltage due to severe read/write ability degradation in advanced process. This thesis presents a novel 6T Mini-array architecture with Vtrip tracing write assist (VTWA) to improve the write-ability. The Architecture can be operated with near/sub-threshold voltage. For low power application, we propose the Power-gating structure, and integrated low-swing voltage pre-charger with large-signal sensing scheme. The proposed near/sub-threshold 6T SRAM is demonstrated by a 1058 x 374 μm2 256kb SRAM macro in UMC 28nm high-k metal-gate (HKMG) CMOS technology. The full functionality is error-free under operating voltage from 0.9V to 0.4V. The measured maximum operation frequency is 866MHz at 0.9V, TT corner, 25℃.

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LIU, ZHI RONG, and 劉知融. "28nm Low Voltage 6T SRAM with Lower Power Consumption Assist Circuit Design." Thesis, 2017. http://ndltd.ncl.edu.tw/handle/tt3rja.

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lian, chun-wei, and 連俊瑋. "Electrical Quality of 28nm HK/MG pMOSFETs with PDA and DPN Treatment." Thesis, 2014. http://ndltd.ncl.edu.tw/handle/96706413682719100043.

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碩士 明新科技大學 電子工程研究所 102 Following the advanced process technology entering the nano-scale era, the semiconductor industry due to the feature-size shrinkage of semiconductor devices confronts several barrier challenges, such as a thin gate oxide layer causing carrier direct tunneling and a higher threshold voltage (VT) bringing about the possibly lower drive current. Adopting high-K and metal gate (HK/MG) technologies is a suitable choice to alleviate these previous problems. Using HK/MG technology also benefits to freely adjust the threshold voltage and diminish the power consumption or delay time due to the lower gate resistance in the circuit concern. To avoid the over interface state density between HK and channel surface, growing an appropriate interfacial layer (IL) as a buffer layer is noteworthy. However, the thicker IL decreases the chief purpose of depositing HK dielectric to improve the drive current. The thickness control for IL is very essential. Employing gate-last (GL) process is able to avoid the higher source/drain annealing temperature causing molten metal gate and harming process integration. Utilizing sandwiched HfOx/ZrOy/HfOx (HZH) as a gate dielectric appears an adequate method to supply a plentiful relative dielectric constant. Depositing ZrOy as gate dielectric can provides a higher k-value. In this project, HfOx/ZrOy/HfOx as gate high-K material applied to 28nm devices was adopted. Furthermore, the decoupled plasma nitridation (DPN) process and the post deposition annealing (PDA) were employed during HZH annealing. Probing variables of the annealing temperature and the nitrogen concentration in DPN process influencing the device performance is a beneficial task in yield improvement. When the strain technology was also utilized, the device performance in different channel lengths and measured temperatures will depict the exploratory topics.

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Huang, Tzu-Yi, and 黃子頤. "Energy Aware Low Voltage Cache Analysis and Design in 28nm CMOS Technology." Thesis, 2014. http://ndltd.ncl.edu.tw/handle/23640080597459252250.

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碩士 國立中正大學 電機工程研究所 102 This paper proposed a transistor level energy model of on-chip caches that use SRAM technology. This model describe energy distribution for on-chip cache memories which show the dependence of the cache energy on the cache parameter. This model includes not only general cache parameters such as cache size (C), block size(B), and associativity(A), but also array configuration parameter (Ndwl, Ndbl, Nspd, Ntwl, Ntbl, and Ntspd) that are responsible for determining the subarray aspect ratio and the number of subarrays. This model makes it quickly evaluate the cache energy using three major cache parameters and the physical RAM array organization parameters without concrete circuit design. A large cache design space can be covered which cannot be done by only SPICE circuit simulation within a limited time. This model also take bit-interleaving and error correction code (ECC) into consideration for low voltage design. Using the model, it is obtained optimum array configuration parameters can be used to minimize the energy consumtion.

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Dissertations / Theses on the topic '28nm'

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