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Academic literature on the topic 'FD-SOI (transistors)'

Author: Grafiati
Published: 25 May 2024
Last updated: 31 July 2025

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Journal articles on the topic "FD-SOI (transistors)"

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Angelov, George V., Dimitar N. Nikolov, and Marin H. Hristov. "Technology and Modeling of Nonclassical Transistor Devices." Journal of Electrical and Computer Engineering 2019 (November 3, 2019): 1–18. http://dx.doi.org/10.1155/2019/4792461.

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Abstract:
This paper presents a comprehensive outlook for the current technology status and the prospective upcoming advancements. VLSI scaling trends and technology advancements in the context of sub-10-nm technologies are reviewed as well as the associated device modeling approaches and compact models of transistor structures are considered. As technology goes into the nanometer regime, semiconductor devices are confronting numerous short-channel effects. Bulk CMOS technology is developing and innovating to overcome these constraints by introduction of (i) new technologies and new materials and (ii) n
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Lagaev, Dmitriy A., Aleksey S. Klyuchnikov, and Nikolay A. Shelepin. "Prospects for applying FD-SOI technology to space applications." Journal of Physics: Conference Series 2388, no. 1 (2022): 012135. http://dx.doi.org/10.1088/1742-6596/2388/1/012135.

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Abstract:
Abstract In this work, using numerical simulation, the reasons for the occurrence of increased values of leakage currents in NMOS fully depleted SOI (FD-SOI) transistors during interaction with ionizing radiation. It has shown that the main reason for the formation of leakage currents is the charge accumulated in the latent oxide upon interaction with ionizing radiation. The effectiveness of applying a bias on the substrate and the formation of a well under the buried oxide (BOX) to reduce the leakage currents is investigated. Based on the obtained results, it was concluded that it is promisin
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Taher Abuelma’atti, Muhammad. "Harmonic and intermodulation distortion in SOI FD transistors." Solid-State Electronics 47, no. 5 (2003): 797–800. http://dx.doi.org/10.1016/s0038-1101(02)00453-7.

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Assalti, Rafael, Denis Flandre, and Michelly De Souza. "Influence of Geometrical Parameters on the DC Analog Behavior of the Asymmetric Self-Cascode FD SOI nMOSFETs." Journal of Integrated Circuits and Systems 13, no. 2 (2018): 1–7. http://dx.doi.org/10.29292/jics.v13i2.15.

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Abstract:
This paper assesses the DC analog performance of a composite transistor named Asymmetric Self-Cascode structure, which is formed by two Fully Depleted SOI nMOSFETs connected in series with shortened gates. The influence of geometrical parameters, such as different channel widths and lengths on the transistors at source and drain sides is evaluated through three-dimensional numerical simulations, which have been firstly adjusted to the experimental measurements. The transconductance, output conductance, Early voltage and intrinsic voltage gain have been used as figure of merit to explore the ad
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Schmidt, Alexander, Holger Kappert, and Rainer Kokozinski. "Enhanced High Temperature Performance of PD-SOI MOSFETs in Analog Circuits Using Reverse Body Biasing." Journal of Microelectronics and Electronic Packaging 10, no. 4 (2013): 171–82. http://dx.doi.org/10.4071/imaps.389.

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Abstract:
Analog circuits realized in a PD-SOI (partially-depleted silicon-on-insulator) CMOS technology for a wide temperature range up to 400°C are significantly affected by the transistor characteristics at high temperatures. As leakage currents increase with temperature, the analog device performance, for example, intrinsic gain and bandwidth, tend to decrease. Both effects influence the precision of analog circuits and lead to malfunction of the circuitry at high temperatures. Enhancement of the MOSFET device performance and improved design techniques are required to handle these issues. In this pa
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Mota Barbosa da Silva, Lucas, Bruna Cardoso Paz, and Michelly De Souza. "Analysis of Mobility in Graded-Channel SOI Transistors Aiming at Circuit Simulation." Journal of Integrated Circuits and Systems 15, no. 2 (2020): 1–5. http://dx.doi.org/10.29292/jics.v15i2.188.

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Abstract:
This work presents an analysis of the behavior of the effective mobility of graded-channel FD SOI transistors using an Y-Function-based technique. Low field mobility, linear and quadratic attenuation factors were extracted from two-dimensional numerical simulations. The influence of the length of both channel regions over these parameters was analyzed. The parameters extracted from experimental data were used in a SPICE simulator, showing that it is possible to simulated GC SOI MOSFET using a regular SOI MOSFET model, by adjusting its parameters.
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Schmidt, Alexander, Holger Kappert, and Rainer Kokozinski. "Enhanced High Temperature Performance of PD-SOI MOSFETs in Analog Circuits Using Reverse Body Biasing." Additional Conferences (Device Packaging, HiTEC, HiTEN, and CICMT) 2013, HITEN (2013): 000122–33. http://dx.doi.org/10.4071/hiten-ta14.

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Abstract:
Analog circuit realized in a PD-SOI (Partially-Depleted Silicon-on-Insulator) CMOS process for a wide temperature range up to 400 °C are significantly affected by the MOSFET device characteristics at high temperatures. As leakage currents increase with temperature, the analog device performance, e.g. intrinsic gain and bandwidth tend to decrease. Both effects influence the precision of analog circuits and lead to malfunction of the circuitry at high temperatures. Enhancement of the MOSFET device performance and improved design techniques are required to handle these issues. In this paper, we d
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Cerdeira, A., M. Estrada, R. Quintero, D. Flandre, A. Ortiz-Conde, and F. J. Garcı́a Sánchez. "New method for determination of harmonic distortion in SOI FD transistors." Solid-State Electronics 46, no. 1 (2002): 103–8. http://dx.doi.org/10.1016/s0038-1101(01)00258-1.

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Gaillardin, Marc, Philippe Paillet, Veronique Ferlet-Cavrois, et al. "Transient Radiation Response of Single- and Multiple-Gate FD SOI Transistors." IEEE Transactions on Nuclear Science 54, no. 6 (2007): 2355–62. http://dx.doi.org/10.1109/tns.2007.910860.

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Lee, Noriyuki, Ryuta Tsuchiya, Yusuke Kanno, et al. "16 x 8 quantum dot array operation at cryogenic temperatures." Japanese Journal of Applied Physics 61, SC (2022): SC1040. http://dx.doi.org/10.35848/1347-4065/ac4c07.

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Abstract:
Abstract We developed a 16 x 8 quantum dot array and CMOS circuit hybrid chip (Q-CMOS). By optimizing the transistor design of Q-CMOS formed by fully depleted (FD)-SOI, it is possible to selectively control each of 16 x 8 quantum dots, and obtained characteristics of quantum dot variation for the first time. Due to the mesoscopic effect, the variation in the characteristics of the quantum dots is larger than the threshold voltage variation of the transistors. Thus, we have obtained an important finding that it is necessary to suppress the variability in order to realize a large-scale quantum c
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Dissertations / Theses on the topic "FD-SOI (transistors)"

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Park, Hyungjin. "Dispositifs innovants de la technologie FD-SOI." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT039.

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Abstract:
L'objectif principal de ce travail de doctorat est d'étudier les principes fondamentaux des effets de corps flottants (FBE) dans les dispositifs FDSOI ultraminces de dernières générations. Plusieurs FBE, (i) kink, (ii) FBE induit par la grille, (iii) transistor bipolaire parasite, (iv) commutation brusque, (v) hystérésis de courant, et (vi) effet transitoire (MSD), sont examinés en termes d’interaction entre des trous et des électrons dans le corps ultramince. La clé de voûte est que les FBE proviennent de l'interaction des trous en excès qui sont stockés ou éliminés. Pour une meilleure compré
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Henry, Jean-Baptiste. "Contribution à l'étude expérimentale des résistances d'accès dans les transistors de dimensions deca-nanométrique des technologies CMOS FD-SOI." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT039/document.

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Abstract:
La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fon
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El, Husseini Joanna. "Modélisation et caractérisation de la conduction électrique et du bruit basse fréquence de structures MOS à multi-grilles." Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20209/document.

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Abstract:
Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font face à de nombreux effets physiques liés à la miniaturisation. Dans le but de maintenir le rythme d'intégration indiqué par la loi de Moore, des nouvelles technologies, dont la structure résiste plus à ces effets physiques, remplacerons le transistor MOSFET bulk. Les modèles physiques permettant de prédire le comportement des transistors MOS atteignent rapidement leurs limites quand ils sont appliqués à ces structures émergentes. Ce travail de thèse est consacré au développement des modèles numér
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Park, So Jeong. "Propriétés électriques et modélisation des dispositifs MOS avanvés : dispositif FD-SOI, transistors sans jonctions (JLT) et transistor à couche mince à semi-conducteur d'oxyde amorphe." Phd thesis, Université de Grenoble, 2013. http://tel.archives-ouvertes.fr/tel-00954637.

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Abstract:
Selon la feuille de route des industriels de la microélectronique (ITRS), la dimension critiqueminimum des MOSFET en 2026 ne devrait être que de 6 nm [1]. La miniaturisation du CMOS reposeessentiellement sur deux approches, à savoir la réduction des dimensions géométriques physiques etdes dimensions équivalentes. La réduction géométrique des dimensions conduit à la diminution desdimensions critiques selon la " loi " de Moore, qui définit les tendances de l'industrie dessemiconducteurs. Comme la taille des dispositifs est réduite de façon importante, davantage d'effortssont consentis pour maint
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Duchaine, Julian. "Caractérisation de l'implantation par immersion plasma avec pulsion(r) et intégration dans la fabrication de transistors FD-SOI et Trigate." Toulouse 3, 2012. http://www.theses.fr/2012TOU30197.

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Abstract:
L'industrie de la micro-électronique remet à jour régulièrement sa " roadmap " internationale pour ses développements technologiques. L'introduction des nouvelles filières technologiques s'accélère, motivée par les besoins en électronique portable, en ordinateurs personnels de plus en plus puissants, en télécommunications et multimédia, ainsi que par le développement maintenant très important de l'électronique dans le monde de l'automobile. Cette course à l'intégration nécessite des implantations à des énergies de plus en plus faibles et des doses de plus en plus fortes (en fonction des compos
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Labrot, Maxime. "Développement de procédés d'épitaxie basse température pour les technologies CMOS FD-SOI avancées." Thesis, Aix-Marseille, 2016. http://www.theses.fr/2016AIXM4082/document.

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Abstract:
Ce travail de thèse s’inscrit dans la technologie de fabrication de transistors à canal mince (Si ou SiGe) totalement déserté sur isolant (Fully-Depleted Silicon-on-Insulator ou FDSOI) qui constitue une option prometteuse pour les nœuds 14nm et au-delà. Les problèmes liés à cette nouvelle technologie sont dus à : (1) l’existence d’instabilités morphologiques conduisant, lors de recuits haute température, à la fragmentation de la couche mince formant le canal, (2) la nécessité d’une reprise d’épitaxie SiGe:B afin de former, sur le canal, des sources et drains surélevées (Raised Source and Drain
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Paquien, Lucien. "Transmetteur intégré bidirectionnel dédié à la 5G mmW dans un système de formation de faisceaux hybride et numérique." Electronic Thesis or Diss., Bordeaux, 2024. http://www.theses.fr/2024BORD0064.

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Abstract:
La demande croissante en débit pour les télécommunications mobiles a conduit à l’utilisation de systèmes à formation de faisceaux afin de limiter notamment l’impact des pertes de propagation dans l’espace libre (FSPL) sur le bilan de liaison, dues à l’élévation de la fréquence d’opération. Afin de pouvoir orienter un faisceau directif concentrant la majorité du gain du réseau d’antennes en direction d’un utilisateur donné, un nombre important de circuits radiofréquences intégrés (RFFE) est nécessaire.De manière conventionnelle, les RFFE 5G sont généralement constitués d’un amplificateur à faib
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Gauthier, Alexis. "Etude et développement d’une nouvelle architecture de transistor bipolaire à hétérojonction Si / SiGe compatible avec la technologie CMOS FD-SOI." Thesis, Lille 1, 2019. http://www.theses.fr/2019LIL1I081.

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Abstract:
Les travaux présentés dans cette thèse portent sur le développement et l’optimisation de transistors bipolaires pour les futures générations de technologies BiCMOS. La technologie de référence est le BiCMOS055 présentant des fT et fMAX de respectivement 320 et 370 GHz. Dans un premier temps, il est montré que l’optimisation du profil vertical comprenant le budget thermique, le profil de la base et du collecteur notamment permet d’atteindre une fT de 400 GHz tout en restant compatible avec les transistors CMOS. Dans un second temps, le développement d’un collecteur implanté est présenté. La co-
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Bedecarrats, Thomas. "Etude et intégration d’un circuit analogique, basse consommation et à faible surface d'empreinte, de neurone impulsionnel basé sur l’utilisation du BIMOS en technologie 28 nm FD-SOI." Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT045.

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Abstract:
Avec la fin annoncée de la loi de Moore, les acteurs de la microélectronique cherchent de nouveaux paradigmes sur lesquels s’appuyer pour alimenter les développements futurs de notre société de l’information. En s’inspirant des systèmes nerveux biologiques, l’ingénierie neuromorphique offre des perspectives nouvelles qui révolutionnent d’ores et déjà l’intelligence artificielle. Pour que leurs performances permettent leur généralisation, les processeurs neuronaux se doivent d’intégrer des circuits de neurones les plus petits et les moins énergivores possible afin que les réseaux de neurones ar
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Rahhal, Lama. "Analyse et modélisation des phénomènes de mismatch des transistors MOSFET avancées." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT061/document.

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Abstract:
Afin de réaliser correctement leur fonction, certains blocs analogiques ou numériques comme les miroirs de courant ou les SRAM, nécessitent des paires de transistors MOS électriquement identiques. Cependant, les dispositifs sur silicium, même appariés, subissent des variations locales aléatoires ce qui fait varier leurs performances électriques. Ce phénomène est connu sous le nom désappariement. L'objectif de cette thèse est de comprendre les causes physiques de ce désappariement, de le quantifier et de proposer des solutions pour le réduire. Dans ce contexte, quatre thèmes principaux sont dév
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Conference papers on the topic "FD-SOI (transistors)"

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Guillot, Maxime, Yann Deval, Hervé Lapuyade, and François Rivet. "Temperature Compensation in FD-SOI Transistors: A Novel Approach with 27% Performance Improvement via Parasitic Diode Biasing." In 2024 31st IEEE International Conference on Electronics, Circuits and Systems (ICECS). IEEE, 2024. https://doi.org/10.1109/icecs61496.2024.10848948.

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Britton, Giovani, Salvador Mir, Estelle Lauga-Larroze, et al. "28 nm FD-SOI 4 K RF LNA Design Using DC Transistor Characterization Measurements." In 2025 IEEE 26th Latin American Test Symposium (LATS). IEEE, 2025. https://doi.org/10.1109/lats65346.2025.10963946.

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Vemuri, Madhava Sarma, Tanvir Ahmed, and Umamaheswara Rao Tida. "Compact 6T-SRAM Using Bottom-Gate Transistor in FD-SOI Process for Monolithic-3D Integration." In 2024 IEEE Computer Society Annual Symposium on VLSI (ISVLSI). IEEE, 2024. http://dx.doi.org/10.1109/isvlsi61997.2024.00140.

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Rodriguez, N., C. Navarro, F. Andrieu, O. Faynot, F. Gamiz, and S. Cristoloveanu. "Self-heating effects in ultrathin FD SOI transistors." In 2011 IEEE International SOI Conference. IEEE, 2011. http://dx.doi.org/10.1109/soi.2011.6081685.

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Kuang, Yong, Jianhui Bu, Bo Li, et al. "Total dose effects of 28nm FD-SOI CMOS transistors." In 2018 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S). IEEE, 2018. http://dx.doi.org/10.1109/s3s.2018.8640197.

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Vanbrabant, Martin, Lucas Nyssens, Valeriya Kilchytska, and Jean-Pierre Raskin. "Assessment of RF compact modelling of FD SOI transistors." In 2021 IEEE Latin America Electron Devices Conference (LAEDC). IEEE, 2021. http://dx.doi.org/10.1109/laedc51812.2021.9437955.

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Dabhi, Chetan Kumar, Avirup Dasgupta, and Yogesh Singh Chauhan. "Computationally efficient analytical surface potential model for UTBB FD-SOI transistors." In 2016 3rd International Conference on Emerging Electronics (ICEE). IEEE, 2016. http://dx.doi.org/10.1109/icemelec.2016.8074575.

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Ikegami, Y., Y. Arai, K. Hara, et al. "Total dose effects on 0.15μm FD-SOI CMOS transistors." In 2007 IEEE Nuclear Science Symposium Conference Record. IEEE, 2007. http://dx.doi.org/10.1109/nssmic.2007.4436582.

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Deng, Marina, Sebastien Fregonese, Benjamin Dorrnieu, Patrick Scheer, Magali De Matos, and Thomas Zimmer. "RF Characterization of 28 nm FD-SOI Transistors Up to 220 GHz." In 2019 Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon (EUROSOI-ULIS). IEEE, 2019. http://dx.doi.org/10.1109/eurosoi-ulis45800.2019.9041884.

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Cho, Seulki, Alexander Zaslavsky, Curt A. Richter, et al. "High-Resolution DNA Binding Kinetics Measurements with Double Gate FD-SOI Transistors." In 2022 IEEE International Electron Devices Meeting (IEDM). IEEE, 2022. http://dx.doi.org/10.1109/iedm45625.2022.10019493.

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